一种半导体器件及其制作方法和电子设备技术

本发明专利技术公开了一种半导体器件及其制作方法和电子设备，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。

A semiconductor device and its manufacturing method and electronic equipment

【技术实现步骤摘要】
一种半导体器件及其制作方法和电子设备
本专利技术涉及半导体器件
，更为具体地说，涉及一种半导体器件及其制作方法和电子设备。
技术介绍
随着光刻特征尺寸的不断减小，对光刻机的套刻精度与临界尺寸均匀性的要求也不断提高。半导体器件的制造通常包括几十道光刻工序，为了确保各个层次的对应关系，必须要求与光刻特征尺寸相匹配的套刻精度。曝光图形与实际位置的差异，即图形位置偏移量，是影响光刻机套刻精度的重要因素，也是影响器件的重要因子。现有的半导体器件在制作过程中，套刻偏差的测量精度较差。
技术实现思路
有鉴于此，本专利技术提供了一种半导体器件及其制作方法和电子设备，有效解决现有技术存在的技术问题，提高半导体器件制作过程中套刻偏差的测量精度，进而提高半导体器件的良率和性能。为实现上述目的，本专利技术提供的技术方案如下：一种半导体器件的制作方法，包括：提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。可选的，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。可选的，生长所述第M结构层和所述第M+1结构层时，形成多个所述套刻标记。可选的，在沿所述生长方向上，形成在所述基板上的垂直投影无交叠的相邻层的所述套刻标记。相应的，本专利技术还提供了一种半导体器件，所述半导体器件包括：基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；位于所述基板上的所述结构叠层，所述结构叠层中包括N个结构层；其中，位于所述结构叠层中第M结构层和第M+1结构层的同层包括：位于所述标记生长区域相应处且与所述第M结构层同膜层的参考标记，以及，位于所述第M结构层背离所述基板一侧、位于所述标记生长区域相应处且与所述第M+1结构层同膜层的测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。可选的，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。可选的，位于所述结构叠层中所述第M结构层和所述第M+1结构层的同层包括多个所述套刻标记。可选的，在沿所述生长方向上，相邻层的所述套刻标记在所述基板上的垂直投影无交叠。可选的，所述半导体器件为三维存储器。相应的，本专利技术还提供了一种电子设备，所述电子设备包括上述的半导体器件。相较于现有技术，本专利技术提供的技术方案至少具有以下优点：本专利技术提供了一种半导体器件及其制作方法和电子设备，包括：提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。由上述内容可知，本专利技术提供的技术方案，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本申请实施例提供的一种半导体器件的制作方法的流程图；图2为本申请实施例提供的一种半导体器件的结构示意图；图3为本申请实施例提供的另一种半导体器件的结构示意图；图4为本申请实施例提供的又一种半导体器件的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。正如
技术介绍
所述，现有的半导体器件在制作过程中，套刻偏差精度较差。例如，3DNAND存储器是一种新型的闪存类型，通过把存储单元堆叠起来解决2D或平面NAND闪存的限制。在制作3DNAND存储器的工艺过程中，需要进行很多步的薄膜沉积以及快速退火等高温热力学过程，这些过程会导致晶圆整体及局部发生剧烈的应力变化。这些局部应力变化会加剧后续光刻过程中的套刻(Overlay，OVL)偏差的测量精度。基于此，本申请实施例提供了一种半导体器件及其制作方法和电子设备，有效解决现有技术存在的技术问题，提高半导体器件制作过程中套刻偏差的测量精度，进而提高半导体器件的良率和性能。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4对本申请实施例提供的技术方案进行详细的描述。参考图1所示，为本申请实施例提供的一种半导体器件的制作方法的流程图，其中，本申请实施例提供的半导体器件的制作方法包括：S1、提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；S2、在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。需要说明的是，本申请实施例提供的技本文档来自技高网...

【技术保护点】
1.一种半导体器件的制作方法，其特征在于，包括：/n提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；/n在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；/n生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；/n在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；/n在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；/n在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。/n

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：
提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；
生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；
在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；
在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；
在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。


2.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。


3.根据权利要求1所述的半导体器件的制作方法，其特征在于，生长所述第M结构层和所述第M+1结构层时，形成多个所述套刻标记。


4.根据权利要求1所述的半导体器件的制作方法，其特征在于，在沿所述生长方向上，形成在所述基板上的垂直投影无交叠的相邻层的所述套刻标记。


5.一种半导体器件，其特征在于，所述半导体器件...

【专利技术属性】
技术研发人员：杨超，吴振国，徐文超，柳波，轩攀登，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42