通过优化编程操作来执行推理引擎的系统和方法技术方案

一种存储器设备，包括以行和列布置的多个存储器单元，各自连接到存储器单元的列中的一个的多个位线，以及各自具有第一输入和第二输入以及输出的多个差分感测放大器。对于每个差分感测放大器，差分感测放大器被配置为在输出上生成输出信号，该输出信号具有基于第一输入和第二输入上的信号振幅的差值的振幅，第一输入连接到位线中的一个，并且第二输入连接到位线中的另一个。另选地，一个或多个感测放大器被配置为检测位线上的信号振幅，并且该设备包括计算电路，该计算电路被配置为每个基于两个位线上的信号振幅的差值来产生输出信号。

System and method of executing inference engine by optimizing programming operation

【技术实现步骤摘要】
【国外来华专利技术】通过优化编程操作来执行推理引擎的系统和方法相关专利申请本申请要求2017年9月14日提交的美国临时申请号62/558,816和2018年7月2日提交的美国专利申请号16/025,039的权益。
本专利技术涉及非易失性存储器阵列。
技术介绍
分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(’130专利)公开了分裂栅极非易失性存储器单元阵列。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22(也被称为字线栅极或选择栅极)具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物26与衬底12绝缘。通过将高的正电压置于控制栅极22上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅极22。通过将正电压置于控制栅极22上以及将正电压置于漏极16上来编程存储器单元(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。通过将正的读取电压置于漏极16和控制栅极22上(这接通控制栅极下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除以及正极耦合到漏极16)，则沟道区在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。在图2中示出存储器阵列的架构。存储器单元10按行和列布置。在每一列中，存储器单元以镜像方式端对端地布置，使得它们形成为各自共享公共源极区14(S)的一对存储器单元，并且每个相邻的一组存储器单元对共享公共漏极区16(D)。任何给定的存储器单元行的所有源极区14(S)通过源极线14a电连接在一起。任选地，可通过公共源极线14b将一组源极线14a或存储器阵列中的所有源极线14a电连接在一起。任何给定的存储器单元列的所有漏极区16(D)通过位线16a电连接在一起。任何给定的存储器单元行的所有控制栅极22通过控制栅极线22a(也称为字线或选择栅极线)电连接在一起。因此，尽管存储器单元可被单独编程和读取，但存储器单元擦除是逐行执行的(每行存储器单元通过在控制栅极线22a上施加高压而一起被擦除)。如果要擦除特定存储器单元，那么还必须擦除同一行中的所有存储器单元。行和列解码器对输入行和列地址进行解码，并分别向控制栅极线22a和位线16a提供适当的电压。感测放大器感测读取操作期间位线上的电压或电流。本领域的技术人员理解，源极和漏极可以是可互换的，其中浮栅可部分地延伸到源极而不是漏极之上，如图3所示。图4最佳示出了对应的存储器单元架构，包括存储器单元10，源极线14a，位线16a和控制栅极线22a。从附图中可明显看出，同一行的存储器单元10共享相同的源极线14a和相同的控制栅极线22a，而同一列的所有单元的漏极电连接到相同的位线16a。阵列设计针对数字应用进行优化，并且允许对所选择的单元进行单独编程，例如通过分别向所选择的控制栅极线22a和源极线14a施加1.6V和7.6V以及将所选择的位线16a接地。通过在未选择的位线16a上施加大于2V的电压并将其余线接地，避免对同一对中的非选定存储器单元进行扰动。存储器单元10不能被单独地擦除，因为负责擦除的过程(电子从浮栅20到控制栅极22的福勒-诺德海姆隧穿)仅微弱受漏极电压的影响(即，对于共享相同源极线14a的行方向上的两个相邻单元，唯一的电压可能不同)。具有两个以上栅极的分裂栅极存储器单元也是已知的。例如，存储器单元具有源极区14，漏极区16，位于沟道区18的第一部分上的浮栅20，位于沟道区18的第二部分上的控制栅极22，浮栅20上方的耦合栅极28，以及源极区14上方的擦除栅极30，如图5所示。应当指出的是，耦合栅极有时被称为控制栅极，但为了清楚起见(因此它们可与用于控制沟道区18的一部分的控制栅极22区分开)，本文仅将其称为耦合栅极。编程由来自沟道区18的受热电子示出，电子将自身注入浮栅20上。当高的正电压被施加到擦除栅极30上时，通过从浮栅20到擦除栅极30的电子隧穿来执行擦除。四栅极存储器单元阵列的架构可如图6所示进行配置。在该实施方案中，每个水平控制栅极线22a将该行存储器单元的所有控制栅极22电连接在一起。每个水平耦合栅极线28a将该行存储器单元的所有耦合栅极28电连接在一起。每个水平源线14a将共享源极区14的两行存储器单元的所有源极区14电连接在一起。每个位线16a将该列存储器单元的所有漏极区16电连接在一起。每个擦除栅极线30a将共享擦除栅极30的两行存储器单元的所有擦除栅极30电连接在一起。与先前的架构一样，单独的存储器单元可独立地编程和读取。然而，无法单独地擦除单元。擦除通过在擦除栅极线30a上放置高正电压来执行，这导致同时擦除共享同一擦除栅极线30a的两行存储器单元。示例性操作电压可包括下表1中的那些电压，其中所选择的线(选择)为包括目标存储器单元以及未选择的线(未选择)的那些为不包括目标存储器单元的其余线：表1具有三个导电栅极的分裂栅极非易失性存储器单元以及此类单元的阵列也是已知的。例如，美国专利7,315,056(’056专利)公开了分裂栅极非易失性存储器单元阵列。存储器单元在图7中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。控制栅极22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。编程/擦除栅极32具有置于源极区14上方的第一部分32a并且在侧向上与浮动栅极20相邻，以及向上且在浮动栅极20上方延伸的第二部分32b。通过将高的正电压置于PE栅极32上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿从浮栅20通过中间绝缘体遂穿到PE栅极32。通过将正电压置于控制栅极22上，将正电压置于源极区14以及将正电压置于PE栅极32上来对存储器单元编程(其中电子放置在浮栅上)。电子电流将从漏极16流向源极14。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅2本文档来自技高网...

【技术保护点】
1.一种存储器设备，包括：/n多个存储器单元，所述多个存储器单元按行和列布置；/n多个位线，所述多个位线各自连接到所述存储器单元的列中的一个；/n多个差分感测放大器，所述多个差分感测放大器各自具有第一输入和和第二输入以及输出，其中对于所述差分感测放大器中的每一个：/n所述差分感测放大器被配置为在所述输出上生成输出信号号，所述输出信号具有基于所述第一输入和所述第二输入上的信号振幅的差值的振幅，/n所述第一输入连接到所述位线中的一个，并且/n所述第二输入连接到所述位线中的另一个。/n

【技术特征摘要】
【国外来华专利技术】20170914 US 62/558,816;20180702 US 16/025,0391.一种存储器设备，包括：
多个存储器单元，所述多个存储器单元按行和列布置；
多个位线，所述多个位线各自连接到所述存储器单元的列中的一个；
多个差分感测放大器，所述多个差分感测放大器各自具有第一输入和和第二输入以及输出，其中对于所述差分感测放大器中的每一个：
所述差分感测放大器被配置为在所述输出上生成输出信号号，所述输出信号具有基于所述第一输入和所述第二输入上的信号振幅的差值的振幅，
所述第一输入连接到所述位线中的一个，并且
所述第二输入连接到所述位线中的另一个。


2.根据权利要求1所述的设备，其中所述输出信号与所述第一输入和所述第二输入上的信号振幅的差值成比例。


3.根据权利要求1所述的设备，还包括：
控制器，所述控制器被配置为对连接到所述位线中的第一个的所述存储器单元中的第一个以及连接到所述位线中的第二个的所述存储器单元中的第二个执行程序操作，其中所述第一位线和所述第二位线分别通过以下方式连接到所述差分感测放大器的第一个的所述第一输入和所述第二输入：
将一个或多个编程电压施加到所述第一存储器单元；
将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一差分感测放大器的所述输出上的信号具有第一振幅；
确定所述第一振幅与目标值不匹配，并且作为响应将一个或多个编程电压施加到所述第二存储器单元。


4.根据权利要求3所述的设备，其中所述控制器进一步被配置为在将所述一个或多个编程电压施加到所述第二存储器单元之后：
将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一差分感测放大器的所述输出上的信号具有第二振幅；以及
确定所述第二振幅与所述目标值匹配。


5.根据权利要求1所述的设备，还包括：
控制器，所述控制器被配置为对连接到所述位线中的第一个的所述存储器单元中的第一个以及连接到所述位线中的第二个的所述存储器单元中的第二个执行程序操作，其中所述第一位线和所述第二位线分别通过以下方式连接到所述差分感测放大器的第一个的所述第一输入和所述第二输入：
a)将一个或多个编程电压施加到所述第一存储器单元；
b)将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一差分感测放大器的所述输出上的信号具有第一振幅；
c)如果所述第一振幅与目标值匹配，则停止所述程序操作；
d)如果所述第一振幅的绝对值小于所述目标值，则重复步骤(a)至(c)；
e)确定所述第一振幅的绝对值大于所述目标值，并且作为响应：
f)将一个或多个编程电压施加到所述第二存储器单元；
g)将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一差分感测放大器的所述输出上的信号具有第二振幅；以及
h)如果所述第二振幅的绝对值与所述目标值匹配，则停止所述程序操作；
i)如果所述第二振幅的绝对值大于所述目标值，则重复步骤(f)至(h)。


6.一种存储器设备，包括：
多个存储器单元，所述多个存储器单元按行和列布置；
多个位线，所述多个位线各自连接到所述存储器单元的列中的一个；
一个或多个感测放大器，所述一个或多个感测放大器被配置为检测所述位线上的信号振幅；和
计算电路，所述计算电路被配置为基于所述位线中的两个上的信号振幅的差值来产生输出信号。


7.根据权利要求6所述的设备，其中所述输出信号中的每一个与所述位线中的两个上的信号振幅的差值成比例。


8.根据权利要求6所述的设备，还包括：
控制器，所述控制器被配置为对连接到所述位线中的第一个的所述存储器单元中的第一个以及连接到所述位线中的第二个的所述存储器单元中的第二个执行程序操作，其中所述输出信号中的第一个是基于所述第一位线和所述第二位线上的信号振幅的差值，通过：
将一个或多个编程电压施加到所述第一存储器单元；
将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一输出信号具有第一振幅；
确定所述第一振幅与目标值不匹配，并且作为响应将一个或多个编程电压施加到所述第二存储器单元。


9.根据权利要求8所述的设备，其中所述控制器进一步被配置为在将所述一个或多个编程电压施加到所述第二存储器单元之后：
将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一输出信号具有第二振幅；以及
确定所述第二振幅与所述目标值匹配。


10.根据权利要求6所述的设备，还包括：
控制器，所述控制器被配置为对连接到所述位线中的第一个的所述存储器单元中的第一个以及连接到所述位线中的第二个的所述存储器单元中的第二个执行程序操作，其中所述输出信号中的第一个是基于所述第一位线和所述第二位线上的信号振幅的差值，通过：
a)将一个或多个编程电压施加到所述第一存储器单元；
b)将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述第一输出信号具有第一振幅；
c)如果所述第一振幅与目标值匹配，则停止所述程序操作；
d)如果所述第一振幅的绝对值小于所述目标值，则重复步骤(a)至(c)；
e)确定所述第一振幅的绝对值大于所述目标值，并且作为响应：
f)将一个或多个编程电压施加到所述第二存储器单元；
g)将一个或多个读取电压施加到所述第一存储器单元和所述第二存储器单元，使得所述...

【专利技术属性】
技术研发人员：V·蒂瓦里，N·多，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：美国;US