一种硬件电路加密方法技术

一种硬件电路加密方法，涉及硬件设备的加密技术，目的是为了解决商务网关硬件电路加密效果不理想，导致硬件电路经常被外来程序控制的问题。所述方法为：当使能信号CS_INIT由高电平变为低电平时，预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据1到IO端口MD3上；向已占用地址0CXXX0h或0CXXX1h先写入数据然后读出数据；改变IO端口MD3的值；向已占用地址0CXXX0h或0CXXX1h先写入数据然后读出数据。本发明专利技术隐蔽性强，加密效果好。

A method of hardware circuit encryption

【技术实现步骤摘要】
一种硬件电路加密方法
本专利技术的涉及硬件设备的加密技术。
技术介绍
在一卡通商务网关的应用中，硬件电路通过是经过加密的，但在使用过程中，常常暴露出加密效果不理想的问题，例如已加密的硬件电路被外来程序控制等，因此，如何提高硬件电路的加密效果是一卡通商务网关面临的一大难题。
技术实现思路
本专利技术的目的是为了解决商务网关硬件电路加密效果不理想，导致硬件电路经常被外来程序控制的问题，提供一种硬件电路加密方法。本专利技术所述的一种硬件电路加密方法，适用于硬件电路加密装置，所述的硬件电路加密装置包括如下模块：译码模块，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；密数写入模块，包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端；通讯管道控制模块，包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端，四个三输入或门的第二个输入端分别用于接收四个RDXI信号,四个三输入或门的第三个输入端均用于接收密数写入模块中与非门的输出信号,四个三输入或门的输出端分别连接四输入与门的四个输入端；所述方法包括：当使能信号CS_INIT由高电平变为低电平时，预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据1到IO端口MD3上；向已占用地址0CXXX0h或0CXXX1h写入数据；从已占用地址0CXXX0h或0CXXX1h读出数据；预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据0到IO端口MD3上；向已占用地址0CXXX0h或0CXXX1h写入数据；从已占用地址0CXXX0h或0CXXX1h读出数据；其中，所述地址0CXXX0h和0CXXX1h对应的输入地址为：MA23＝1，MA22＝1，MA3＝0，MA2＝0，MA1＝0。可选地，所述的译码模块具体包括与门、或门、二四译码器和三八译码器；所述与门的两个输入端分别用于接收读控制信号和写控制信号，与门的输出端连接或门的一个输入端，所述或门的另一个输入端用于接收复位信号，或门的输出端同时连接二四译码器的使能信号输入端和三八译码器的一个使能信号输入端；所述二四译码器的两个译码信号输入端分别用于接收地址MA22和MA23，二四译码器的第四个输出端连接三八译码器的另一个使能信号输入端，所述三八译码器的第三个使能信号输入端用于接收复位信号；三八译码器的三个译码信号输入端分别用于接收地址MA3、MA2和MA1，三八译码器的第一个输出端用于输出使能信号CS_INIT，三八译码器的第四个输出端用于输出使能信号CS_485。本专利技术所述的硬件电路加密装置可以由硬件电路实现，也可以由嵌入在CPLD中的计算机程序实现，例如可以使用XC95144XL上的116个IO端口，双CPU系统的所有总线及IO都连到了CPLD芯片电路上，通过统一编程实现复杂的逻辑控制。配合本专利技术所提供的硬件电路加密方法来控制所述加密装置的读写时序，实现对硬件电路的加密保护。本专利技术具有以下优点：加密效果好，隐蔽性强。本专利技术要求在固定的地址上，按固定的操作方式操作，最终达到目标状态。配合复杂隐蔽的程序设计来通过控制通讯线路，所以加密非常隐蔽，效果好，不宜引起破解者的关注。本专利技术适用于各类使用可编程控制器的硬件设计中。附图说明图1是本专利技术具体实施方式一的译码模块的电路结构示意图；图2是本专利技术具体实施方式一的密数写入模块的电路结构示意图；图3是本专利技术具体实施方式一的通讯管道控制模块的电路结构示意图；图4是本专利技术具体实施方式一的加密方法的流程示意图。具体实施方式具体实施方式一：结合图1至图4说明本实施方式。本实施方式提供了一种通过CPLD实现的硬件电路加密装置，适用于CPLD，所述装置包括译码模块、密数写入模块和通讯管道控制模块。如图1所示，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；所述的译码模块具体包括与门、或门、二四译码器和三八译码器；所述与门的两个输入端分别用于接收读控制信号和写控制信号，与门的输出端连接或门的一个输入端，所述或门的另一个输入端用于接收复位信号，或门的输出端同时连接二四译码器的使能信号输入端和三八译码器的一个使能信号输入端；所述二四译码器的两个译码信号输入端分别用于接收地址MA22和MA23，二四译码器的第四个输出端连接三八译码器的另一个使能信号输入端，所述三八译码器的第三个使能信号输入端用于接收复位信号；三八译码器的三个译码信号输入端分别用于接收地址MA3、MA2和MA1，三八译码器的第一个输出端用于输出使能信号CS_INIT，三八译码器的第四个输出端用于输出使能信号CS_485。上述门电路译码器能够对输入地址MA23、MA22、MA3、MA2、及MA1的输入信号进行地址译码。当且仅当输入信号为MA23＝1、MA22＝1、MA3＝0、MA2＝0、MA1＝0时，才能够得到实际地址0CXXX0h或0CXXX1h，此时，控制使能信号CS_INIT由高电平变成低电平，表示地址使能有效；当且仅当输入信号为MA23＝1、MA22＝1、MA3＝1、MA2＝0、MA1＝0时，才能够得到实际地址0CXXX8h或0CXXX9h，此时，控制使能信号CS_485由高电平变成低电本文档来自技高网...

【技术保护点】
1.一种硬件电路加密方法，适用于硬件电路加密装置，所述的硬件电路加密装置包括如下模块：/n译码模块，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；/n密数写入模块，包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端；/n通讯管道控制模块，包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端，四个三输入或门的第二个输入端分别用于接收四个RDXI信号,四个三输入或门的第三个输入端均用于接收密数写入模块中与非门的输出信号,四个三输入或门的输出端分别连接四输入与门的四个输入端；/n其特征在于，所述方法包括：/n当使能信号CS_INIT由高电平变为低电平时，预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据1到IO端口MD3上；/n向已占用地址0CXXX0h或0CXXX1h写入数据；/n从已占用地址0CXXX0h或0CXXX1h读出数据；/n预置数据1到IO端口MD0上、预置数据0到IO端口MD1上、预置数据0到IO端口MD2上、预置数据0到IO端口MD3上；/n向已占用地址0CXXX0h或0CXXX1h写入数据；/n从已占用地址0CXXX0h或0CXXX1h读出数据；/n其中，所述地址0CXXX0h和0CXXX1h对应的输入地址为：/nMA23＝1，MA22＝1，MA3＝0，MA2＝0，MA1＝0。/n...

【技术特征摘要】
1.一种硬件电路加密方法，适用于硬件电路加密装置，所述的硬件电路加密装置包括如下模块：
译码模块，所述译码模块为采用二四译码器和三八译码器实现的门电路译码器，用于对输入地址MA23、MA22、MA3、MA2、MA1进行地址译码；
密数写入模块，包括D触发器U1、D触发器U2、D触发器U3、D触发器U4、D触发器U5、两个或门、以及与非门；其中一个或门的两个输入端分别用于接收写控制信号和使能信号CS_INIT，输出端连接D触发器U1的触发信号输入端；另一个或门的两个输入端分别用于接收读控制信号和使能信号CS_INIT，输出端连接D触发器U2的触发信号输入端；所述D触发器U1的四个D输入端D0、D1、D2和D3分别作为所述密数写入模块的四个IO端口MD0、MD1、MD2和MD3，D触发器U1的四个输出端Q0、Q1、Q2和Q3分别连接D触发器U2的四个D输入端D0、D1、D2和D3，D触发器U2的输出端Q0、Q1和Q2分别连接D触发器U3的D输入端、D触发器U4的D输入端和D触发器U5的D输入端，D触发器U2的输出端Q3同时连接D触发器U3、D触发器U4和D触发器U5的触发信号输入端；D触发器U3、D触发器U4、和D触发器U5的复位引脚均用于接收复位信号，D触发器U3的输出端连接与非门的高电平有效输入端，D触发器U4和D触发器U5的输出端连接与非门的两个低电平有效输入端；
通讯管道控制模块，包括D触发器U6、一个二输入或门、四个三输入或门、以及一个四输入与门，其中，二输入或门的两个输入端分别用于接收使能信号CS_485和写控制信号，该二输入或门的输出端连接D触发器U6的触发信号输入端，D触发器U6的四个D输入端D0、D1、D2和D3分别用于接收四个IO端口MD0、MD1、MD2和MD3输入的信号，D触发器U6的四个输出端Q0、Q1、Q2和Q3分别连接四个三输入或门的第一个输入端...

【专利技术属性】
技术研发人员：李英志，
申请(专利权)人：哈尔滨新中新电子股份有限公司，
类型：发明
国别省市：黑龙;23