半导体存储装置以及控制半导体存储装置的方法制造方法及图纸

本发明专利技术关于半导体存储装置及控制半导体存储装置的方法。半导体存储装置包括第1及第2串。第1串包括与源极线串联连接的第1晶体管、与所述第1晶体管串联连接的第2晶体管及串联连接在所述第2晶体管与位线之间的第1单元晶体管。第2串包括与所述源极线串联连接的第3晶体管、与所述第3晶体管串联连接的第4晶体管及串联连接在所述第4晶体管与所述位线之间的第2单元晶体管。在读取时，所述第4晶体管的栅极被施加使所述第4晶体管断开的电压，在开始对所述第1单元晶体管的栅极施加电压之后，所述第4晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。

Semiconductor storage device and method of controlling semiconductor storage device

【技术实现步骤摘要】
半导体存储装置以及控制半导体存储装置的方法分案申请的相关信息本案是分案申请。该分案的母案是申请日为2016年1月8日、申请号为201610012447.X、专利技术名称为“半导体存储装置”的专利技术专利申请案。相关申请本申请享有以日本专利申请2015-49724号(申请日：2015年3月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
已知一种三维构造的NAND(NotAnd，与非)型闪存。
技术实现思路
本专利技术的实施方式提供一种动作性能提升的半导体存储装置。实施方式的半导体存储装置包括第1及第2串。第1串包括与源极线串联连接的第1晶体管、与所述第1晶体管串联连接的第2晶体管及串联连接在所述第2晶体管与位线之间的第1单元晶体管。第2串包括与所述源极线串联连接的第3晶体管、与所述第3晶体管串联连接的第4晶体管及串联连接在所述第4晶体管与所述位线之间的第2单元晶体管。在读取时，所述第4晶体管的栅极被施加使所述第4晶体管断开的电压，在开始对所述第1单元晶体管的栅极施加电压之后，所述第4晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。附图说明图1表示第1实施方式的存储系统的框图。图2是第1实施方式的半导体存储装置的框图。图3表示第1实施方式的半导体存储装置的单元阵列的一部分及相关要素的连接。图4表示第1实施方式的半导体存储装置的单元阵列的一部分的截面。图5详细地表示图4的截面的一部分。图6表示单元晶体管的阈值电压的分布的例子。图7按时间顺序表示第1实施方式的半导体存储装置的节点的电压。图8表示第1实施方式的半导体存储装置的读取期间的一状态。图9表示用于参照的半导体存储装置的一部分的截面。图10表示第2实施方式的半导体存储装置的单元阵列的一部分的截面。图11是第3实施方式的半导体存储装置的单元阵列的一部分的立体图。图12表示第3实施方式的半导体存储装置的单元阵列的一部分的截面。图13表示第3实施方式的半导体存储装置的单元阵列的另一部分的截面。图14表示第1实施方式的半导体存储装置的读出放大器及相关要素。图15是用来说明第4实施方式的读出放大器30的动作原理的简化电路图。图16是图15的时序图。图17是第5实施方式的读出放大器30的电路图。图18是进行锁定动作时的动作时序图。图19是不进行锁定动作时的动作时序图。图20(a)、20(b)是图18的时刻t13～t14的期间的详细时序图。图21是以ABL方式对存储器单元晶体管MT进行读取时的动作时序图。图22是利用图17的读出放大器30对存储器单元晶体管MT进行写入时的动作时序图。图23是使用图17的读出放大器30分偶数位线BL与奇数位线BL对存储器单元晶体管MT进行读取时的动作时序图。图24是第6实施方式的读出放大器30的电路图。图25是具备存储器控制器200与半导体存储装置100的存储系统1的概略性框图。图26是以前置命令进行指示时的概略性时序图。图27是表示外部前置命令的传输顺序的一例的图。图28是表示调整SASRC节点的电压的电压调整部51的一例的电路图。图29是表示基准电压产生电路61的一例的电路图。具体实施方式以下，参照附图来记载实施方式。在以下的记载中，对具有大致相同的功能及构成的构成要素标注相同符号，并省略重复的说明。另外，关于某实施方式的记载，只要没有说明并非如此，那么即使是其他实施方式的记载也都适用。另外，附图是示意图，某层的厚度与平面尺寸的关系、层的厚度的比率等可能会与实物不同。即使在附图相互之间，也可能包含相互的尺寸的关系或比率不同的部分。＜第1实施方式＞如图1所示，存储系统1包含半导体存储装置100及存储器控制器200。存储器控制器200从例如主机装置(未图示)接收命令，并根据所接收的命令来控制半导体存储装置100。存储器控制器200包含例如CPU(centralprocessingunit，中央处理器)等处理器210、ROM(readonlymemory，只读存储器)220、RAM(randomaccessmemory，随机存取存储器)230、存储器接口240、主接口250等要素。利用处理器210来执行保持在ROM220中的程序，由此，存储器控制器200进行多种动作。RAM230保持临时数据。存储器接口240是与半导体存储装置100连接，且管理存储器控制器200与半导体存储装置100的通信。主接口250是经由总线与主机装置连接，且管理存储器控制器200与主机装置的通信。如图2所示，半导体存储装置100包含多个平面(plane)110、输入输出电路120、地址及命令寄存器130、序列发生器(控制器)140、电压产生电路150、核心驱动器160等要素。图2表示两个平面110的例子。平面110包含相同要素的组。各平面110包含单元阵列111、行译码器112、数据电路及页面缓冲器113、列译码器114。单元阵列111包含多个区块BLK。各区块BLK包含多个指形件FGR(FGR0、FGR1、…)。各指形件FGR包含多个(NAND)串STR。各串STR包含多个存储单元。在单元阵列111中，设有字线WL、位线BL、源极线SL、选择栅极线等要素。输入输出电路120与存储器控制器200的存储器接口240连接。输入输出电路120控制将命令、地址信号、数据、控制信号等信号从存储器控制器200输入或向存储器控制器200输出。序列发生器140从输入输出电路120接收命令，并按照基于命令的序列来控制电压产生电路150及核心驱动器160。电压产生电路150根据序列发生器140的指示产生多种电压(电位)。核心驱动器160使用来自电压产生电路150的电压，根据地址信号产生要施加给字线WL、选择栅极线、及源极线SL等的多种电压。行译码器112从输入输出电路120接收地址信号，并根据地址信号选择平面110、区块BLK、串STR、字线WL。数据电路及页面缓冲器113包含多个读出放大器30，暂时保持从单元阵列111读取的数据，且从半导体存储装置100的外部接收写入数据，并对所选择的存储单元写入接收到的数据。列译码器114接收地址信号，并根据地址信号控制数据电路及页面缓冲器113的数据的输入输出。单元阵列的一部分及相关要素如图3所示地连接。各区块BLK包含多个指形件FGR0～FGRk。k是自然数，例如为3。图3中，省略一部分、例如指形件FGR2及与其相关的要素。各位线BL(BL0～BLm)在各区块BLK中与四个串STR连接。各串STR包含多个单元晶体管MT(MT0～MT7)、选择栅极晶体管SST(SST本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，包括：/n第1串，包括与源极线串联连接的第1晶体管及串联连接在所述第1晶体管与位线之间的多个第1单元晶体管；以及/n第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管；/n其中在读取时，所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，且当对所述第1单元晶体管施加电压时，所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压。/n

【技术特征摘要】
20150312 JP 2015-0497241.一种半导体存储装置，包括：
第1串，包括与源极线串联连接的第1晶体管及串联连接在所述第1晶体管与位线之间的多个第1单元晶体管；以及
第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管；
其中在读取时，所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，且当对所述第1单元晶体管施加电压时，所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压。


2.根据权利要求1所述的半导体存储装置，其中
所述第1串还包括第3晶体管，
所述第2串还包括第4晶体管，且在所述读取时，所述第3晶体管的栅极被施加比施加给所述第4晶体管的栅极的电压高的电压。


3.根据权利要求2所述的半导体存储装置，其中
所述多个第1单元晶体管连接在所述第1晶体管与所述第3晶体管之间，且
所述多个第2单元晶体管连接在所述第2晶体管与所述第4晶体管之间。


4.根据权利要求1所述的半导体存储装置，其中
在读取时，所述第1晶体管的栅极被施加使所述第2晶体管断开的电压。


5.根据权利要求1所述的半导体存储装置，其中
在所述读取时，在第1阶段中所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，在所述第1阶段中通过电压被施加到所述多个第1单元晶体管，在所述第1阶段后的第2阶段中所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压，在所述第2阶段中读取电压被施加到所述多个第1单元晶体管中的一个。


6.根据权利要求1所述的半导体存储装置，其中所述电压包含第1电压和比所述第1电压高的第2电压，且所述第1电压是正电压。


7.根据权利要求1所述的半导体存储装置，其中所述电压包含读取电压。


8.一种半导体存储装置，包括：
第1串，包括与源极线串联连接的第1晶体管及串联连接在所述第1晶体管与位线之间的多个第1单元晶体管；以及
第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管；
其中在开始对所述多个第1单元晶体管的栅极施加电压后，所述第2晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。


9.根据权利要求8所述的半导体存储装置，其中
所述第1串还包括第3晶体管，
所述第2串还包括第4晶体管，且在所述读取时，所述第3晶体管的栅极被施加比施加给所述第4晶体管的栅极的电压高的电压。


10.根据权利要求9所述的半导体存储装置，其中
所述多个第1单元晶体管连接在所述第1晶体管与所述第3晶体管之间，且
所述多个第2单元晶体管连接在所述第2晶体管与所述第4晶体管之间。


11.根据权利要求10所述的半导体存储装置，其中在读取时，所述第1晶体管的栅极被施加使所述第2晶体管断开的电压。


12.根据权利要求11所述的半导体存储装置，其中
在所述读取时，在第1阶段中所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，在所述第1阶段中通过电压被施加到所述多个第1存储单元晶体管，在所述第1阶段后的第2阶段中所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压，在所述第2阶段中读取电压被施加到所述多个第1存储单元晶体管中的一个。


13.根据权利要求8所述的半导体存储装置，其中所述电压包含在读取周期时施加的读取电压。


14.一种半导体存储装置，包括：
第1串，包括与源极线串联连接的第1晶体管及串联连接在所述第1晶体管与位线之间的多个第1单元晶体管；以及
第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管，所述第1晶体管的栅极与所述第2晶体管的栅极连接；
第4晶体管，电连接在所述位线与第1节点之间；
第5晶体管，电连接在所述第1节点与第2节点之间；以及
第6晶体管，具有与所述位线电连接的栅极且连接在所述第1节点与第3节点之间。


15.根据权利要求14所述的半导体存储装置，其中所述第2节点与闩锁电路电连接。


16.根据权利要求14所述的半导体存储装置，其中所述第3节点的电压可以调整。


17.根据权利要求16所述的半导体存储装置，其中所述第3节点与电压产生器连接。


18.根据权利要求14所述的半导体存储装置，其中
所述第4晶体管的源极及漏极中的一个与所述位线电连接，所述第4晶体管的所述源极及所述漏极中的另一个与所述第1节点电连接，
所述第5晶体管的源极及漏极中的一个与所述第1节点电连接，所述第5晶体管的所述源极及所述漏极中的另一个与所述第2节点电连接，且
所述第6晶体管的源极及漏极中的一个与所述1节点电连接，所述第6晶体管的所述源极及所述漏极中的另一个与所述第3节点电连接。


19.一种半导体存储装置，包括：
第1串，包括与位线连接的第1晶体管、与源极线连接的第2晶体管、及串联连接在所述第1晶体管与所述第2晶体管之间的多个第1单元晶体管；
第2串，包括与所述位线连接的第3晶体管、与所述源极线连接的第4晶体管、及串联连接在所述第3晶体管与所述第4晶体管之间的多个第2单元晶体管；所述第1晶体管的栅极与所述第3晶体管的栅极分离，所述第2晶体管的栅极与所述第4晶体管的栅极连接；以及
控制电路，构成为在读取时，对所述源极线施加第1电压，对所述位线施加第2电压，对所述第2晶体管的所述栅极施加第3电压，对所述多个第1单元晶体管中的第1个的栅极施加第4电压，且对所述多个第1单元晶体管中的第2个的栅极施加第5电压，所述第1电压高于所述第2电压，所述第1电压与所述第3电压实质上相同，且所述第5电压高于所述第4电压。


20.根据权利要求19所述的半导体存储装置，还包括：
第5晶体管，连接在所述第2晶体管与所述源极线之间；以及
第6晶体管，连接在所述第4晶体管与所述源极线之间，其中所述第5晶体管的栅极与所述第6晶体管的栅极连接。...

【专利技术属性】
技术研发人员：日岡健，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP