减少背照式图像传感器暗电流的方法及背照式图像传感器技术

本发明专利技术提供一种用于减少背照式图像传感器暗电流的方法，不采用通过P型重掺杂通孔方式连接衬底方式，而采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，从而减少像素单元间的连通电阻，实现像素阵列上下行的连通，进而得以取消阵列中部的衬底连接，免除像素阵列中接地接触的暗电流影响，经试验数据验证优化了成像质量，提高了图像传感器的整体性能。

Method of reducing dark current of backlight image sensor and backlight image sensor

【技术实现步骤摘要】
减少背照式图像传感器暗电流的方法及背照式图像传感器
本专利技术涉及半导体领域，尤其涉及一种减少背照式图像传感器暗电流的方法及背照式图像传感器。
技术介绍
CMOS图像传感器具有工艺简单、易与其他器件集成、体积小、重量轻、功耗小、成本低等优点。因此，随着技术发展，CMOS图像传感器越来越多地取代CCD图像传感器应用于各类电子产品中。目前CMOS图像传感器已经广泛应用于静态数码相机、照相手机、数码摄像机、医疗用摄像装置（例如胃镜）、车用摄像装置等。CMOS图像传感器根据光照射经过的器件层的顺序不同可划分为前照式图像传感器和背照式图像传感器，在现有的背照式图像传感器中暗电流是影响像素单元性能的重要因素。在图像传感器中，像素阵列是器件的核心单元。现有的背照式图像传感器为了隔离MOS管器件，一种方式会选择在器件周围区域做出浅沟槽隔离结构（STI）。但STI表面隔离导致电阻较大，若在阵列外接入接地电压，会在像素阵列中产生明显的接地压降，从而在成像图案会体现为随像素离阵列边界距离而变化的“黑锅”现象，为此现有技术在STI表面隔离的基础上，采用像素阵列中制作衬底接触的方式可缓解或消除“黑锅”现象。除此之外，STI区域填充氧化硅作为绝缘隔离层，虽然能较好的隔离器件电流，但随着像素尺寸的逐渐减小，对光吸收的利用要求也逐渐提高。设计上去除STI，转而使用共接地的p型掺杂区域用于隔离，可以提高硅的面积利用率。然而过大的衬底电阻使阵列中的接地电极无法去除，因此传感器性能会受接地电极所产生的暗电流影响。此暗电流的大小随接地电极的真实电压而变动，因此会给成像带来区域分布不均匀的“白锅”现象，请继续参考图1、图2，图1为本专利技术现有技术CMOS图像传感器的像素结构的示意图，图2为图1沿A-A方向的侧面剖视图。图1为四个分别由4个感光单元共用一个浮置扩散区（FD）130的像素单元结构，图示的像素阵列结构在设计中不采用STI方式，而是在中间区域采用共接地的P型掺杂区域131进行隔离，图2显示为P型掺杂区域的侧面剖视图。如上所述，过大的衬底电阻会导致像素阵列的接地电极无法去除，带来严重的暗电流现象，进而影响图像传感器的成像效果。
技术实现思路
本专利技术的目的在于提供一种用于减少背照式图像传感器暗电流的方法，背照式图像传感器取消接地的P型掺杂通孔，采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，减少像素单元间的连通电阻，实现像素阵列上下行的连通；进而得以取消像素阵列的衬底连接，消除或减少像素阵列中接地接触的暗电流影响优选的，根据权利要求1所述的用于减少背照式图像传感器暗电流的方法，其特征在于，采用表面P型掺杂区连通相邻像素单元的钉扎层区域，从而减少像素单元间的连通电阻，降低暗电流；优选的，其特征在于，所述方案应用于有STI隔离，或无STI隔离结构；优选的，在像素结构无STI结构时，于像素单元之间的隔离MOS管上提供负电压，使MOS管沟道进入积累状态，从而降低沟道电阻，增强隔离管两侧衬底连通能力；优选的，所述深层P型掺杂区的深度为0.05um–1um；优选的，所述表面P型掺杂区的深度不超过0.1um优选的，所述负电压所述负电压视隔离MOS管两侧电场强度而定，为0至-3.3V；一种背照式图像传感器，所述背照式图像传感器包括：具有若干像素单元的像素阵列；所述像素单元之间具有深层P型掺杂区，所述深层P型掺杂区连接相邻像素单元的P型阱区域；表面P型掺杂区，适于连通相邻像素单元的钉扎层区域；优选的，所述像素阵列还包括：提供具有负压的像素单元之间的隔离MOS管；优选的，所述负压视隔离MOS管两侧电场强度而定，为0至-3.3V；优选的，所述深层P型掺杂区的深度为0.05um至1um。本专利技术不采用通过P型重掺杂通孔方式连接衬底方式，而采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，实现像素阵列上下行的连通；采用表面P型掺杂区域连通相邻像素单元的钉扎层结构；在像素结构无STI结构时，于像素单元之间的隔离MOS管上提供负电压，使MOS管沟道进入积累状态从而减少像素单元间的连通电阻，免除阵列中接地接触的暗电流影响，经试验数据验证优化了成像质量，提高了图像传感器的整体性能。附图说明通过参照附图阅读以下所作的对非限制性实施例的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。图1为现有技术CMOS图像传感器的像素结构的示意图；图2为图1沿A-A方向的侧面剖视图；图3为根据本专利技术一个实施例的CMOS图像传感器的像素结构的示意图；图4为图3中230沿竖直方向的侧面剖视图；图5为图3中250沿水平方向的侧面剖视图；图6为图3中240沿水平方向的侧面剖视图；图7为图3方案中相邻像素单元连通电阻值与现有技术比较图。在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。具体实施方式为解决上述现有技术中的问题，本专利技术提供一种用于减少背照式图像传感器暗电流的方法，背照式图像传感器取消接地的P型掺杂通孔，采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，减少像素单元间的连通电阻，实现像素阵列上下行的连通；进而得以取消像素阵列的衬底连接，消除或减少像素阵列中接地接触的暗电流影响。在以下优选的实施例的具体描述中，将参考构成本专利技术一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本专利技术的特定的实施例。示例的实施例并不旨在穷尽根据本专利技术的所有实施例。可以理解，在不偏离本专利技术的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本专利技术的范围由所附的权利要求所限定。图3为根据本专利技术一个实施例的CMOS图像传感器的像素结构的示意图；如图3所示，图中所示四个像素单元，其中四个像素单元分别具有感光单元260和转移晶体管270，在像素单元的布局设计中，上下像素单元之间具有N型阱（NWELL）210、220；请同时参考图4，图4为图3中230沿竖直方向的侧面剖视图；在像素单元之间的部分边界上，常放置有源跟随晶体（SF）管或者复位晶体（RST）管，以及对应的源漏电极n+区。这些MOS管通道由于阈值电压的调整需要，常呈n型掺杂。为了保护这些器件的性能，像素之间的p型导电430连接需要绕过表面的n掺杂区。因此，在此处使用深层p型掺杂区域（PWELL）230来对两侧像素区域进行连通。本实施例绕开原有n型掺杂区域，以进行深层p型掺杂阱区域的连通，因此也可能用于连通任意n型掺杂区两侧，本实施例中减少像素单元间的连通电阻，实现像素阵列上下行的连通；进而得以取消像素阵列的衬底连接，深层P型掺杂区域的深度为0.05um-1um。图4中其中410为MOS管（垂直沟道方向截面），420为MOS管沟道中的n型区，430为像素表面的p型钝化区，440为本实施例中的深层P型掺杂区域PWELL掺本文档来自技高网...

【技术保护点】
1.一种用于减少背照式图像传感器暗电流的方法，其特征在于，/n背照式图像传感器取消接地的P型掺杂通孔，采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，减少像素单元间的连通电阻，实现像素阵列上下行的连通；进而取消像素阵列的衬底连接，消除或减少像素阵列中接地接触的暗电流影响。/n

【技术特征摘要】
1.一种用于减少背照式图像传感器暗电流的方法，其特征在于，
背照式图像传感器取消接地的P型掺杂通孔，采用深层P型掺杂区域连接相邻的像素单元的P型掺杂阱区域，减少像素单元间的连通电阻，实现像素阵列上下行的连通；进而取消像素阵列的衬底连接，消除或减少像素阵列中接地接触的暗电流影响。


2.根据权利要求1所述的用于减少背照式图像传感器暗电流的方法，其特征在于，采用表面P型掺杂区域连通相邻像素单元的钉扎层结构，从而减少像素单元间的电阻，降低暗电流。


3.根据权利要求1或2中任意一项所述的用于减少背照式图像传感器暗电流的方法，其特征在于，所述方案应用于有STI隔离，或无STI隔离结构。


4.根据权利要求1所述的用于减少背照式图像传感器暗电流的方法，其特征在于，在像素结构无STI结构时，于像素单元之间的隔离MOS管上提供负电压，使隔离MOS管沟道进入积累状态；从而降低沟道电阻，增强隔离管两侧衬底连通能力。


5.根据权利要求1所述的用于减少背照式图像传感器暗电流的方法，其特征在于，所述深层P型掺杂区域的深度为0.05um-1um。


6.根据权利要求2所述的...

【专利技术属性】
技术研发人员：赵立新，黄琨，李杰，付文，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：上海;31