控制使能感测放大器操作的定时窗口的鲁棒的方法和电路技术

本公开的各实施例涉及控制使能感测放大器操作的定时窗口的鲁棒的方法和电路。响应于已经跨存储器的位线形成足够的电压差的指示，生成感测放大器使能信号和跟踪信号。感测放大器使能信号具有在前沿和后沿之间的脉冲宽度。感测放大器使能信号沿着第一U形转弯信号线传播以生成感测放大器使能返回信号，该第一U形转弯信号线平行于存储器阵列的行延伸，并且耦合到布置成行的感测放大器。跟踪信号沿着第二U形转弯信号线传播以生成跟踪返回信号，该第二U形转弯信号线平行于存储器阵列的列延伸。感测放大器使能返回信号和跟踪返回信号被逻辑组合以生成复位信号。脉冲宽度的后沿的定时由复位信号控制。

【技术实现步骤摘要】
控制使能感测放大器操作的定时窗口的鲁棒的方法和电路
本专利技术总体上涉及感测放大器控制电路，并且特别地，涉及一种控制定时窗口(脉冲宽度)以使能存储器和/或存储器编译器内的感测放大器操作的电路。
技术介绍
存储器电路由以行和列布置的存储器单元的阵列以及选择性地耦合到该阵列的列的多个感测放大器形成。存储器的正确操作取决于使得感测放大器能够操作的定时窗口。当在每个所选择的列的位线上形成足够的电压差时，必须使能感测放大器以进行操作，以便读取存储在存储器单元中的数据。附加地，在对读取数据进行锁存之后，必须带有跨工艺、电压和温度(PVT)变化的安全余量地禁用感测放大器。实际上，必须控制的是感测放大器使能(SAEN)信号的脉冲宽度。一般而言，可以通过诸如位线跟踪的方案来管理用于触发SAEN信号开启(即，SAEN脉冲的前沿)的定时，位线跟踪的方案被调整为：当在感测放大器的差分输入节点上存在足够的电压差时使能感测放大器，以便确保正确的解析以及对读取数据的成功锁存。然而，用于触发SAEN信号关闭(即，SAEN脉冲的后沿)的定时更难于以对成功锁存读取数据与惩罚用于完成数据读取的周期时间进行平衡的方式来控制。在许多现有技术的存储器中，用于控制用于触发SAEN信号关闭的定时的电路被设计为解决最坏的情况，其代价是接受周期时间上的延迟。因此感测放大器的操作不是最优化的。附加地，在存储器编译器中，这变得更加复杂，因为它支持一定范围的行和列，在这些行和列中，需要根据最坏的切割大小来调整SAEN信号的关闭触发，这对于较小的切割会惩罚周期时间。图1A示出了用于生成SAEN信号的现有技术电路10的电路图。电路10包括n沟道金属氧化物半导体场效应晶体管(MOSFET)18，其具有耦合到输入12的栅极端子和耦合到基准供电节点(例如，地)的源极端子。p沟道MOSFET22的源极-漏极路径与晶体管18的源极-漏极路径串联连接。更具体地，晶体管22的漏极端子在节点26处连接到晶体管18的漏极端子。晶体管22的源极端子耦合到电源节点(Vdd)。晶体管22的栅极端子被耦合以接收复位信号RESET。锁存器电路30连接到节点26。锁存器电路30可以例如由一对交叉耦合的互补金属氧化物半导体(CMOS)逻辑反相器电路形成。第一CMOS反相器电路34的输入连接到节点26。第二CMOS反相器电路36的输入连接到第一反相器电路34的输出。在反相器电路36的输出处生成SAEN信号。反相器电路36的输出进一步连接到可调延迟电路40的输入，可调延迟电路40将可调延迟时间段td施加到所接收的SAEN信号。可调延迟电路40的输出生成复位信号RESET。根据SAEN脉冲宽度的最坏情况要求来调整可调延迟40。脉冲宽度基本上应当大于感测放大器的解析时间与感测放大器的输出稳定在全局输出线上并也锁存到输出锁存器中所花费的时间的相加。用于生成SAEN信号的电路10的操作如下(也参见图1B)：电路10在输入12处接收控制信号CTRL，响应于跟踪电路14确定存储器阵列的位线上的数据准备好被读取，该控制信号CTRL的逻辑状态从逻辑低(逻辑“0”)转变为逻辑高(逻辑“1”)。跟踪电路14可以例如包括伪位线跟踪电路，该伪位线跟踪电路确保在实际位线上存在足够的电压差，使得感测放大器可以确保对电压的成功解析以及读取数据能够被锁存。响应于控制信号CTRL的逻辑高状态，晶体管18导通并将节点26驱动到逻辑低状态。该逻辑低状态被锁存器电路30锁存。从反相器电路36输出的SAEN信号在由反相器34和36的操作引入小的延迟之后同样被驱动到逻辑低状态。转变为逻辑低是SAEN信号的脉冲的前沿44。感测放大器电路48包括感测放大器48a，其被SAEN信号的逻辑低状态使能以进行操作。当被使能时，感测放大器48a解析位线(BL/BLB)之间的电压差，并且生成输出，该输出稳定在全局输出线130上并且被输出锁存器48b锁存的作为全局输出信号。可调延迟电路40接收SAEN信号，并且将到复位信号RESET的逻辑低状态的转变延迟可调延迟时间段td。响应于复位信号RESET到逻辑低状态的转变，晶体管22导通并且将节点26拉到逻辑高状态(Vdd)。该逻辑高状态被锁存器电路30锁存。从反相器电路36输出的SAEN信号在由反相器34和36的操作引入小的延迟之后同样被驱动到逻辑高状态。到逻辑高的转变是SAEN信号的脉冲的后沿46。因此，用于SAEN信号的脉冲的脉冲宽度PW(即，从前沿44到后沿46)由可调延迟时间段td的长度控制。图2示出了基于组架构的存储器100的集成电路的简化框图。该存储器包括第一(上)存储器组112t和第二(下)存储器组112b。每个存储器组112包括以行和列布置的存储器单元(C)114的阵列，其中行与字线116相关联，并且列与位线118相关联。存储器单元114可以例如是静态随机存取存储器(SRAM)单元。第一(上)存储器核112t的字线116由第一(上)行解码器120t选择性地驱动。第二(下)存储器核112b的字线116由第二(下)行解码器120b选择性地驱动。行解码器120在地址总线122上接收存储器地址，并且对所接收的存储器地址的地址位(或其子集)进行解码，以选择存储器组112和该所选择的存储器组内的字线116中的一个字线进行致动(例如，被驱动为逻辑高)。存储器100还包括列解码器和感测放大器电路(COLDEC和SA)124，其还耦合到地址总线122以及来自第一(上)存储器核112t和第二(下)存储器核112b两者的位线118。列解码器和感测放大器电路124还从地址总线122接收存储器地址，并且对所接收的存储器地址的地址位(或其子集)进行解码，以选择多个位线118以将其耦合到多个感测放大器电路中的对应的感测放大器电路(未明确示出，参见图3，附图标记48，其中每个感测放大器电路48包括耦合到锁存器电路48b的感测放大器48a，锁存器电路48b被配置为在感测放大器48a被复位时，将输出保持在线路130上)。输入/输出(I/O)电路128被耦合以在全局输出线130上接收列解码器和感测放大器电路124内的感测放大器电路的输出。参考图3，示出了列解码器的感测放大器部分和感测放大器电路124的细节。列解码器的列解码器功能和感测放大器电路124被省略，以使可以将注意力集中在感测放大器部分上。列解码器将被提供在多个感测放大器和存储器组112中的每个之间。感测放大器电路部分包括被配置为生成SAEN信号的SAEN生成器电路10(例如，是图1A中所示的类型的)，SAEN信号通过SAEN信号线140被施加到感测放大器电路48中的每个(并且具体地，到其中的感测放大器48a)。SAEN信号线140延伸穿过(或经过)列解码器和感测放大器电路124内的多个感测放大器电路48的感测放大器48a中的每个感测放大器48a。在读取模式中，存储器地址被施加到地址总线122，其中存储器地址的位指定要从中取回数据的存储器组112内的位置。行解码器120和列解码器124对所接收的存储器地址的地址位进行解码，并选择针对该存储器地址的存储器组112、所选择的存储器组内的字线本文档来自技高网...

【技术保护点】
1.一种电路，包括：/n多个感测放大器，被布置在行中，其中每个感测放大器具有耦合到感测放大器使能信号线的输入，所述感测放大器使能信号线沿着所述行，从所述感测放大器的所述行的一端上的第一端延伸到所述感测放大器的所述行的相对端上的第二端；/n感测放大器使能信号返回线，所述感测放大器使能信号返回线从在所述感测放大器的所述行的所述相对端处的第三端延伸到在所述感测放大器的所述行的所述一端处的第四端；/n其中所述感测放大器使能信号返回线的所述第三端耦合到所述感测放大器使能信号线的所述第二端；/n感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线的所述第一端，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且被配置为在所述感测放大器使能信号返回线的所述第四端处接收感测放大器使能返回信号，所述感测放大器使能返回信号响应于所述感测放大器使能信号而被生成；并且/n其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。/n

【技术特征摘要】
20181012 US 62/744,748;20191009 US 16/596,9891.一种电路，包括：
多个感测放大器，被布置在行中，其中每个感测放大器具有耦合到感测放大器使能信号线的输入，所述感测放大器使能信号线沿着所述行，从所述感测放大器的所述行的一端上的第一端延伸到所述感测放大器的所述行的相对端上的第二端；
感测放大器使能信号返回线，所述感测放大器使能信号返回线从在所述感测放大器的所述行的所述相对端处的第三端延伸到在所述感测放大器的所述行的所述一端处的第四端；
其中所述感测放大器使能信号返回线的所述第三端耦合到所述感测放大器使能信号线的所述第二端；
感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线的所述第一端，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且被配置为在所述感测放大器使能信号返回线的所述第四端处接收感测放大器使能返回信号，所述感测放大器使能返回信号响应于所述感测放大器使能信号而被生成；并且
其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。


2.根据权利要求1所述的电路，其中所述感测放大器使能信号返回线的所述第三端通过第一驱动器电路而被耦合到所述感测放大器使能信号线的所述第二端，所述第一驱动器电路具有连接到所述感测放大器使能信号线的所述第二端的输入，以及连接到所述感测放大器使能信号返回线的所述第三端的输出。


3.根据权利要求1所述的电路，其中所述感测放大器使能信号返回线平行于所述感测放大器使能信号线延伸。


4.根据权利要求1所述的电路，其中每个感测放大器被连接到一对位线，还包括跟踪电路，所述跟踪电路被配置为生成跟踪信号，所述跟踪信号指示在所述一对位线上存在用于由所述感测放大器进行感测的足够的电压差，并且其中所述脉冲宽度的所述前沿的定时响应于所述跟踪信号而被设置。


5.根据权利要求4所述的电路，还包括：
跟踪信号线，沿着列从第一端延伸到第二端，所述跟踪信号被施加到所述跟踪信号线的所述第一端；
跟踪信号返回线，从第三端延伸到第四端；
其中所述跟踪信号返回线的所述第三端被耦合到所述跟踪信号线的所述第二端；并且
其中所述感测放大器使能信号生成器电路包括逻辑电路，所述逻辑电路被配置为将所述感测放大器使能返回信号和跟踪返回信号进行逻辑组合，所述跟踪返回信号响应于所述跟踪信号而被生成并且沿着所述跟踪信号返回线传播，以生成复位信号，所述复位信号控制所述脉冲宽度的所述后沿的所述定时。


6.根据权利要求5所述的电路，还包括：
输出电路，通过平行于所述列延伸的对应的多个全局输出线耦合到所述多个感测放大器；
其中所述跟踪信号线和所述跟踪信号返回线平行于所述多个全局输出线延伸。


7.根据权利要求5所述的电路，其中所述跟踪信号返回线的所述第三端通过第二驱动器电路而被耦合到所述跟踪信号线的所述第二端，所述第二驱动器电路具有连接到所述跟踪信号线的所述第二端的输入，以及连接到所述跟踪信号返回线的所述第三端的输出。


8.根据权利要求7所述的电路，其中所述第二驱动器电路包括另外的逻辑电路，所述另外的逻辑电路被配置为将在所述跟踪信号线的所述第二端处的所述跟踪信号与时钟信号进行逻辑组合，以在所述跟踪信号返回线的所述第三端处生成所述跟踪返回信号。


9.根据权利要求5所述的电路，其中所述逻辑电路包括：
第一逻辑门，被配置为将所述感测放大器使能返回信号与从所述感测放大器使能信号得到的信号逻辑组合以生成第一逻辑信号；
第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及
第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成所述复位信号。


10.一种电路，包括：
第一U形转弯信号线，平行于存储器阵列的行延伸，所述第一U形转弯信号线具有输入和输出，所述输入被配置为接收感测放大器使能信号，所述输出被配置为输出响应于所述感测放大器使能信号而被生成的感测放大器使能返回信号；
多个感测放大器，被布置在行中，并且具有被连接以接收来自所述第一U形转弯信号线的所述感测放大器使能信号的输入；
第二U形转弯信号线，平行于所述存储器阵列的列延伸，所述第二U形转弯信号线具有输入和输出，所述输入被配置为接收跟踪信号，所述输出被配置为输出响应于所述跟踪信号而被生成的跟踪返回信号；
感测放大器使能信号生成器电路，被配置为生成所述感测放大器使能信号和所述跟踪信号两者，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度；并且
其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号和所述跟踪返回信号的逻辑组合，通过由逻辑电路输出的复位信号而被设置。


11.根据权利要求10所述的电路，其中：
所述第一U形转弯信号线包括感测放大器使能信号线和感测放大器使能信号返回线，所述感测放大器使能信号线在第一方向上沿着被布置在所述行中的所述多个感测放大器延...

【专利技术属性】
技术研发人员：S·库马尔，B·辛格，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰;NL