具有可编程命令缓冲器的存储器模块制造技术

一种存储器模块，包括：用于存储数据的多个存储器集成电路(IC)封装体；以及用于缓冲发往存储器IC封装体的一个或多个存储器命令的命令缓冲器IC。命令缓冲器IC包括第一接口电路和一个或多个第二接口电路。第一接口电路接收一个或多个存储器命令。一个或多个第二接口电路向与命令缓冲器IC分开的一个或多个设备输出预编程的命令序列，所述预编程的命令序列响应于所述一个或多个存储器命令与预编程的参考命令模式匹配而被输出。

Memory module with programmable command buffer

【技术实现步骤摘要】
【国外来华专利技术】具有可编程命令缓冲器的存储器模块
技术介绍
存储器系统可以将数据存储在诸如双列直插式存储器模块(DIMM)之类的存储器模块中。但是，存储器模块通常在支持新特征或附加特征的能力方面有限。附图说明通过结合附图考虑以下详细描述，可以容易地理解本文的实施例的教导。图1是根据至少一个实施例的存储器系统的图示。图2是根据至少一个实施例的来自图1的存储器模块的更详细的视图。图3是根据至少一个实施例的来自图2的命令缓冲器IC的更详细的视图。图4图示出了根据至少一个实施例的来自图3的DMA引擎电路的组件的详细操作。图5是图示出根据至少一个实施例的在存储器系统中的操作方法的流程图。图6是根据至少一个实施例的来自图2的命令缓冲器IC的更详细的视图。具体实施方式现在将详细参考本公开的若干实施例，其示例在附图中被图示出。应该注意，在可实践之处，相似或相同的附图标记可以在附图中被使用，并且可以指示相似或相同的功能性。这些附图仅出于说明的目的描绘了本公开的实施例。本领域技术人员将从以下描述中容易地认识到，在不脱离本文所述公开的原理或所标榜的利益的情况下，可以采用本文所图示的结构和方法的替代实施例。在本公开的至少一个实施例中，公开了一种存储器模块。存储器模块包括用于存储数据的多个存储器集成电路(IC)封装体。存储器模块还包括用于缓冲发往存储器IC封装体的一个或多个存储器命令的命令缓冲器IC。命令缓冲器IC包括：第一接口电路，用于接收一个或多个存储器命令；以及一个或多个第二接口电路，用于将预编程的命令序列输出到与命令缓冲器IC分开的一个或多个设备。响应于一个或多个存储器命令与预编程的参考命令模式匹配，输出预编程的命令序列。图1是根据一个实施例的存储器系统5的示意图示。在一个实施例中，存储器系统5代表诸如服务器之类的计算设备。存储器系统5包括母板60。两个存储器模块20和一个存储器控制器30连接至母板60。可以将存储器模块20插入到母板60的存储器模块插槽中，并且可以将存储器控制器30焊接至母板60或连接到母板60的插槽。在本文描述的至少一个实施例中，每个存储器模块20包括可编程命令缓冲器集成电路(IC)(未示出)。可编程命令缓冲器IC可以允许存储器模块20支持新的存储器特征、非标准化的存储器特征、专有存储器特征或其他存储器特征。存储器控制器30和存储器模块20经由数据通道12、命令通道14和内部集成电路(I2C)通道16互连。数据通道12包括多条信号线，用于在存储器控制器30和存储器模块20之间并行地承载数据信号(DQ)和数据选通(DQS)信号。存储器控制器30可以经由数据通道12从存储器模块20读取数据和向存储器模块20写入数据。在一个实施例中，数据通道12承载72个DQ信号和8个DQS信号。存储器控制器30可以经由命令通道14向存储器模块20发送用于存储器操作的存储器命令。命令通道14包括多条信号线，用于使用诸如行地址选通(RAS)信号、列地址选通(CAS)信号、写入使能(WE)信号、地址(ADDR)信号、芯片选择(CS)信号和其他控制信号之类的信号来承载存储器命令。在一个实施例中，存储器控制器20是控制存储器系统10的操作的集成电路(IC)芯片。存储器控制器20的示例包括中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)等。每个存储器模块20可以包括位于PCB的边缘处的边缘连接器24。边缘连接器24可以包括多个导电销，该多个导电销形成与母板60的插槽的电连接和物理连接。在一个实施例中，存储器模块20可以是双列直插式存储器模块(DIMM)。图2是根据一个实施例的来自图1的存储器模块20的更详细的视图。图2中的存储器模块20可以表示来自图1的任何存储器模块20。如前所述，存储器模块20包括边缘连接器24。此外，存储器模块20包括存储器IC封装体10、数据缓冲器IC202、命令缓冲器IC210和非易失性存储器(NVM)数据备份子系统240。每个存储器模块20包括若干存储器IC封装体10。每个存储器IC封装体10可以包括一个或多个IC，这些IC包括动态随机存取存储器(DRAM)并将数据存储在DRAM存储器单元中。DRAM存储器单元是易失性的并且当从存储器IC封装体10移除电力时丢失其数据。存储器IC封装体10可以包括单个DRAM裸片或者例如在堆叠配置中的多个DRAM裸片。存储器模块20包括十八个存储器IC封装体10，这些存储器IC封装体10被组织成由单个芯片选择信号所控制的单个72位宽的存储器区块(rank)。每个存储器IC封装体10包括主x4数据端口A-IO和备份x4数据端口B-IO。在诸如读取操作和写入操作之类的正常存储器访问操作期间，主数据端口A-IO被用于与存储器控制器30(经由数据缓冲器IC202、边缘连接器24和主数据通道12)传送数据。备份数据端口B-IO被用于在断电的情况下传送数据，或者恢复断电期间被备份的数据。在另一个实施例中，存储器模块20可以包括多于或少于十八个存储器IC封装体10。在另一个实施例中，存储器IC封装体10可以被组织成一个以上的存储器区块。例如，其他实施例可以包括存储器IC封装体10的两个或四个区块，其中每个区块由其自己的芯片选择信号来控制。作为另一示例，存储器IC封装体10可以是接收多个芯片选择信号的多区块存储器IC封装体。数据缓冲器IC202耦合在存储器IC封装体10和边缘连接器24之间。数据缓冲器IC202缓冲经由主数据通道12和边缘连接器24在存储器IC封装体10和存储器控制器30之间传送的数据。数据缓冲器IC202减少了主数据通道12上的负载，从而可以在不增加主数据通道12上的负载的情况下将附加的存储器区块包括在存储器模块20中。每个数据缓冲器IC202可以缓冲8个数据DQ信号和一个数据选通信号DQS(DQS未在图2中示出)。在由存储器控制器30发起的写入操作期间，数据缓冲器IC202(经由主数据通道12和边缘连接器24)从存储器控制器30接收数据信号，对数据信号进行缓冲，并将数据信号提供给存储器IC封装体10。在由存储器控制器30发起的读取操作期间，数据缓冲器IC202(经由数据通道12和边缘连接器24)从存储器IC封装体10接收数据信号，对数据信号进行缓冲，并将数据信号提供给存储器控制器30。在一些实施例中，存储器模块20不具有任何数据缓冲器IC202，并且主数据端口A-IO通过信号迹线直接连接到边缘连接器24。模块20还包括NVM数据备份子系统240。在断电的情况下或者在非活动时段期间，通过将数据从封装体10卸载到NVM数据备份子系统240中并将数据存储在NVM数据备份子系统240中来对存储器IC封装体10中的数据进行备份。稍后可以通过将备份的数据从NVM数据备份子系统240传送到存储器IC封装体10来恢复备份的数据。在具体实施例中，NVM数据备份子系统240包括NVM控制器250(其可以是IC)和NVM260。NVM260包括以非易失性方式存储数据的可重写非易失性存储本文档来自技高网...

【技术保护点】
1.一种存储器模块，包括：/n多个存储器集成电路(IC)封装体，用于存储数据；和/n命令缓冲器IC，用于缓冲发往所述存储器IC封装体的一个或多个存储器命令，所述命令缓冲器IC包括：/n第一接口电路，用于接收一个或多个存储器命令；和/n一个或多个第二接口电路，用于将预编程的命令序列输出到与所述命令缓冲器IC分开的一个或多个设备，所述预编程的命令序列响应于所述一个或多个存储器命令与预编程的参考命令模式匹配而被输出。/n

【技术特征摘要】
【国外来华专利技术】20171024 US 62/576,415;20171219 US 62/607,9051.一种存储器模块，包括：
多个存储器集成电路(IC)封装体，用于存储数据；和
命令缓冲器IC，用于缓冲发往所述存储器IC封装体的一个或多个存储器命令，所述命令缓冲器IC包括：
第一接口电路，用于接收一个或多个存储器命令；和
一个或多个第二接口电路，用于将预编程的命令序列输出到与所述命令缓冲器IC分开的一个或多个设备，所述预编程的命令序列响应于所述一个或多个存储器命令与预编程的参考命令模式匹配而被输出。


2.根据权利要求1所述的存储器模块，其中所述命令缓冲器IC包括：
至少一个可编程存储器，用于存储一个或多个预编程的参考命令模式并存储一个或多个预编程的命令序列；和
模式匹配电路，用于确定所述一个或多个存储器命令是否与来自所述预编程的参考命令模式中的所述预编程的参考命令模式匹配，和
序列选择器电路，用于响应于所述一个或多个存储器命令与所述预编程的参考命令模式匹配，从所述预编程的命令序列中选择所述预编程的命令序列，所述预编程的命令序列与匹配的所述预编程的参考命令模式相关联。


3.根据权利要求2所述的存储器模块，其中所述命令缓冲器IC包括：
编程电路，用于响应于由所述命令缓冲器IC接收到的信息，用所述预编程的参考命令模式和所述预编程的命令序列对所述至少一个可编程存储器进行编程。


4.根据权利要求1所述的存储器模块，其中由所述一个或多个第二接口电路输出的所述预编程的命令序列包括用于所述多个存储器IC封装体的至少一个命令。


5.根据权利要求1所述的存储器模块，其中由所述一个或多个第二接口电路输出的所述预编程的命令序列包括用于非易失性存储器(NVM)控制器电路的至少一个命令。


6.根据权利要求5所述的存储器模块，其中用于所述NVM控制器的所述至少一个命令包括中断命令。


7.根据权利要求1所述的存储器模块，还包括：
多个数据缓冲器IC，用于缓冲与所述存储器IC封装体的数据传送；
其中由所述一个或多个第二接口电路输出的所述预编程的命令序列包括用于所述数据缓冲器IC的至少一个命令。


8.根据权利要求1所述的存储器模块，其中所述第一接口电路用于耦合到主命令通道，所述第一接口电路经由所述主命令通道从存储器控制器接收所述一个或多个存储器命令，
其中响应于从所述存储器控制器接收的所述一个或多个存储器命令与所述预编程的参考命令模式匹配，所述预编程命令序列被输出。


9.根据权利要求1所述的存储器模块，其中所述第一接口电路用于耦合到备份命令通道，所述第一接口电路经由所述备份命令通道从非易失性存储器(NVM)控制器接收所述一个或多个存储器命令，
其中响应于从所述NVM控制器接收的所述一个或多个存储器命令与所述预编程的参考命令模式匹配，所述预编程命令序列被输出。


10.根据权利要求1所述的存储器模块，其中所述预编程的命令序列导致数据从所...

【专利技术属性】
技术研发人员：A·沙洛尔，L·G·吉登斯，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：美国;US