一种高密度的相变存储器三维集成电路结构的制备方法技术

本发明专利技术公开了一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：S1、制备选通管单元；S2、在选通管单元的顶电极上方制备中间电极，且电极方向相交；S3、在中间电极的上方制备n个相变存储单元，其n为整数，n≥2，n个相变存储单元并列排布，各自的底电极均形成于中间电极上方，并与中间电极的电极方向相交，将选通管单元与n个相变存储单元串联起来。本方法在阵列集成过程中可以与存储单元垂直多层堆叠，不需要占用额外的面积，大大增加空间利用面积，从而能够极大地增加存储密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。

A method of fabricating high density phase change memory three dimensional integrated circuit structure

【技术实现步骤摘要】
一种高密度的相变存储器三维集成电路结构的制备方法
本专利技术属于微纳米电子
，涉及一种信息存储器的制备方法，特别是涉及一种硫系材料的选通管用于高密度相变存储器三维集成电路结构的制备方法。
技术介绍
相变存储单元是基于20世纪60年代末70年代初提出的相变薄膜可以应用于相变存储介质的构想下建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储单元可以做在硅晶片或者SOI衬底上，其关键材料是可记录的相变薄膜、加热材料和绝热材料，其研究热点是围绕器件工艺展开的。相变存储单元的基本原理是用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻实现信息的写入、擦除和读写操作。相变存储器现在通常使用的存储结构1D1R、1T1R和1S1R三种结构。1D1R结构是由一个二极管和一个相变电阻构成，二极管由于其器件的结构就能够满足高密度的要求，虽然其需要的电压降较大，但是二极管能够提供相变单元写操作所需的高写入电流，相对于晶体管来说工艺流程简单，制备成本低，但仍需要在高温条件下制备，不利于相变存储单元向3D堆叠方向上的发展。1T1R结构是指存储单元由一个晶体管和一个相变电阻构成，晶体管作为选通管的优点是开启电压很小，而且工艺简单且与CMOS工艺相兼容，但是如果要增加其提供的驱动电流大小，则必须增加其沟道宽度，这样会导致面积的增加而不利于实现高密度海量存储，从而影响存储器的密度和成本。1S1R结构是由一个选通管和一个相变电阻构成，选通管器件为开关器件，工作原理为：在到达开启电压/电流之前，选通管处于关闭状态，电阻非常高，可以有效抑制漏电流；到达开启电压/电流后，选通管开启，降为极低的电阻，为相应的存储单元提供足够的操作电流。但现有的1S1R结构存在如下缺陷：由于存储器的阵列数巨大，需多层堆叠，其制备过程较为困难，在需要对相变存储单元进行块操作的时候，会产生较大的功耗。相变存储器还有的结构是1TnR，是指由一个晶体管与多个相变单元同时相连，晶体管起到选通的作用，相对于其它结构，1TnR结构可以在不改变晶体管尺寸的条件下，只改变版图的结构和相变存储单元，来提高相变存储器的密度。但现有的1TnR结构存在如下缺陷：首先，晶体管的制备工艺相对于选通管的制备工艺较为复杂，大大增加存储器件的制备成本，其次，随着晶体管的尺寸减小，它的漏电流会增大，导致晶体管无法完全关断，从而影响存储器的性能。
技术实现思路
针对现有技术以上缺陷或改进需求中的至少一种，本专利技术提供了一种高密度的相变存储器三维集成电路结构的制备方法，以提高相变存储器的存储密度。本方法制备的1SnR结构，选通管器件不仅可以有效解决漏电流问题，在阵列集成过程中可以与存储单元垂直堆叠，不需要占用额外的面积，提高集成密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。本方法制备的1SnR结构，相对于1TnR结构，单个选通管单元能够提高更高的驱动电流，可以同时驱动更多相变电阻，同时单个选通管的开关比可以达到很大，即可以形成集成度更大的相变存储器阵列，相对于1TnR结构的相变存储器，可以实现更稳定更全面的功能。为实现上述目的，按照本专利技术的一个方面，提供了一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：S1、制备选通管单元；S2、在所述选通管单元的顶电极上方制备中间电极，且电极方向相交；S3、在所述中间电极的上方制备n个相变存储单元，其n为整数，n≥2，所述n个相变存储单元并列排布，各自的底电极均形成于所述中间电极上方，并与所述中间电极的电极方向相交，将所述选通管单元与所述n个相变存储单元串联起来。优选地，步骤S1中，所述选通管单元是OTS选通管、混合离子电子导电选通管、势垒隧穿选通管、基于导电丝的TS选通管中任一种。为实现上述目的，按照本专利技术的另一方面，还提供了一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：S1、提供一衬底，在所述衬底上制备一层第一方向的条状下电极；S2、在所述衬底和所述下电极上制备下电热绝缘层；S3、对所述下电热绝缘层进行刻蚀，使下电极部分暴露并形成第一小孔；S4、向所述第一小孔中依次填充作为选通管功能层的硫系半导体材料插塞柱和作为选通管顶电极的第一金属插塞柱；S5、在所述下电热绝缘层和所述第一金属插塞柱上制备一层与第一方向相交的第二方向的条状中间电极；S6、在所述中间电极和所述下电热绝缘层上制备上电热绝缘层；S7、对所述上电热绝缘层进行刻蚀，使所述中间电极部分暴露并形成n个第二小孔，其n为整数，n≥2；S8、向每个所述第二小孔中依次填充作为相变存储单元底电极的第二金属插塞柱和相变存储单元的相变存储薄膜材料插塞柱；S9、在每个所述相变存储薄膜材料插塞柱和所述上电热绝缘层上分别制备一层与所述第二方向相交的条状上电极。优选地，在步骤S2中，所述下电热绝缘层平面尺寸小于所述衬底，使得所述下电极部分暴露出来。优选地，在步骤S4中，所述硫系半导体材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合；或者，在步骤S4中，所述硫系半导体材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合，并掺入C、S、N、O、Cu、Si、Au中至少一种元素形成的混合物。优选地，在步骤S5中，所述第二方向垂直于所述第一方向。优选地，在步骤S6中，所述上电热绝缘层的平面尺寸小于所述中间电极，使所述中间电极部分暴露出来。优选地，在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合；或者，在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合，并掺入S、N、O、Cu、Si、Au中至少一种元素形成的混合物。优选地，在步骤S9中，条状的所述上电极的电极方向与所述第二方向垂直。优选地，所述下电极、第一金属插塞柱、中间电极、第二金属插塞柱、上电极中，至少有两者的材料相同。上述优选技术特征只要彼此之间未构成冲突就可以相互组合。总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有以下有益效果：1、本专利技术的高密度的相变存储器三维集成电路结构的制备方法，在阵列集成过程中可以与存储单元垂直多层堆叠，不需要占用额外的面本文档来自技高网...

【技术保护点】
1.一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：/nS1、制备选通管单元(110)；/nS2、在所述选通管单元(110)的顶电极上方制备中间电极(105)，且电极方向相交；/nS3、在所述中间电极(105)的上方制备n个相变存储单元(111)，其n为整数，n≥2，所述n个相变存储单元并列排布，各自的底电极均形成于所述中间电极(105)上方，并与所述中间电极(105)的电极方向相交，将所述选通管单元(110)与所述n个相变存储单元(111)串联起来。/n

【技术特征摘要】
1.一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：
S1、制备选通管单元(110)；
S2、在所述选通管单元(110)的顶电极上方制备中间电极(105)，且电极方向相交；
S3、在所述中间电极(105)的上方制备n个相变存储单元(111)，其n为整数，n≥2，所述n个相变存储单元并列排布，各自的底电极均形成于所述中间电极(105)上方，并与所述中间电极(105)的电极方向相交，将所述选通管单元(110)与所述n个相变存储单元(111)串联起来。


2.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
步骤S1中，所述选通管单元(110)是OTS选通管、混合离子电子导电选通管、势垒隧穿选通管、基于导电丝的TS选通管中任一种。


3.一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：
S1、提供一衬底(100)，在所述衬底(100)上制备一层第一方向的条状下电极(101)；
S2、在所述衬底(100)和所述下电极(101)上制备下电热绝缘层(102)；
S3、对所述下电热绝缘层(102)进行刻蚀，使下电极(101)部分暴露并形成第一小孔；
S4、向所述第一小孔中依次填充作为选通管功能层的硫系半导体材料插塞柱(103)和作为选通管顶电极的第一金属插塞柱(104)；
S5、在所述下电热绝缘层(102)和所述第一金属插塞柱(104)上制备一层与第一方向相交的第二方向的条状中间电极(105)；
S6、在所述中间电极(105)和所述下电热绝缘层(102)上制备上电热绝缘层(106)；
S7、对所述上电热绝缘层(106)进行刻蚀，使所述中间电极(105)部分暴露并形成n个第二小孔，其n为整数，n≥2；
S8、向每个所述第二小孔中依次填充作为相变存储单元底电极的第二金属插塞柱(107)和相变存储单元的相变存储薄膜材料插塞柱(108)；
S9、在每个所述相变存储薄膜材料插塞柱(108)和所述上电热绝缘层(106)上分别制备一层与所述第二方向相交的条状上电极(109)。


4.如权利要求3所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S2中，所述下电热绝缘层(102)平面尺寸小于所述衬底(100)，使得所述下电...

【专利技术属性】
技术研发人员：童浩，林琪，王伦，缪向水，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北;42