本发明专利技术公开了一种基于时钟驱动器及FPGA的高速并行数据接收系统，包括时钟驱动器、FPGA、射频ADC。其中射频ADC量化数据输出为并行LVDS，ADC输出随路时钟经过时钟驱动器1分为2(不少于2)，经过时钟驱动器后的每一路单独的时钟信号与高速ADC的每一组数据信号统一输入到FPGA的同一BANK内，利用FPGA内的Iserdes(输入串并转换器)基元实现高速并行数据的接收。本发明专利技术通过引入时钟驱动器创建“伪”时钟并利用FPGA内部Iserdes(输入串并转换器)基元，解决了FPGA高速并行数据接收所遇到的难点。
A high speed parallel data receiving system based on clock driver and FPGA
【技术实现步骤摘要】
一种基于时钟驱动器及FPGA的高速并行数据接收系统
本专利技术涉及激光雷达回波信号全波形采集
，特别涉及一种基于时钟驱动器及FPGA的高速并行数据接收系统。
技术介绍
激光雷达是一种主动式的遥感探测技术，激光发射脉冲宽度在ns级别，而全波形激光雷达的回波中携带了被测目标的距离与特征信息，脉冲窄，全波形记录时需要非常高的采样率。全波形激光雷达利用GHz采样率ADC对激光主回波信号进行数字量化。通过对全波形数据进行处理后实现有效回波的检测，当前射频ADC芯片量化位数高、数据带宽大，受制于部分FPGA器件管脚、工作频率等限制，对于GHz采样率、高量化位数、数字输出为并行LVDS的ADC器件，FPGA采用全局时钟的数据接收方案无法可靠实现数据的接收，采用区域时钟而又无法实现跨BANK数据采集操作。需要采用新的系统予以解决当前遇到的技术难点，对于全波形激光雷达数据采集具有重要意义。
技术实现思路
本专利技术的目的是：克服现有技术的不足，提供一种基于时钟驱动器及FPGA的高速并行数据接收系统，解决部分FPGA高速数据接收的工作频率限制、BANK管脚有限约束下无法直接采用Iserdes(输入串并转换器)基元的多路LVDS并行数据接收，从而实现高速并行数据的可靠接收。本专利技术的上述目的可通过以下方案实现：一种基于时钟驱动器及FPGA的高速并行数据接收系统，包括：射频ADC、时钟驱动器、FPGA；射频ADC的VinI+/-与VinQ+/-为差分信号输入端，分别经过内部I通道ADC及Q通道的ADC数字量化后各自输出数字信号及随路时钟信号DCLKI+/-、DCLKQ+/-，I通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DI+/-<11..0>与DId+/-<11..0>；Q通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DQ+/-<11..0>与DQd+/-<11..0>；时钟驱动器1接收射频ADC输出的差分伴随时钟DCLKI+/-、输出4路差分时钟DCLKI1+/-、DCLKI2+/-、DCLKI3+/-、DCLKI4+/-，时钟驱动器2接收射频ADC输出的差分伴随时钟DCLKQ+/-、输出4路差分时钟DCLKQ1+/-、DCLKQ2+/-、DCLKQ3+/-、DCLKQ4+/-；8路差分时钟连接到FPGA的区域时钟管脚上；射频ADC输出的数据DI<11..0>+/-、时钟驱动器1输出的时钟DCLKI1+/-、时钟驱动器2输出的时钟DCLKQ3+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DId<11..0>+/-、时钟驱动器1输出的时钟DCLKI2+/-、时钟驱动器2输出的时钟DCLKQ4+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQ<11..0>+/-、时钟驱动器1输出的时钟DCLKI3+/-、时钟驱动器2输出的时钟DCLKQ1+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQd<11..0>+/-、时钟驱动器1输出的时钟DCLKI2+/-、时钟驱动器2输出的时钟DCLKQ2+/-为一组，输入到FPGA的同一个BANK内；所述FPGA具有Iserdes基元，实现串行数据输入，并行数据输出。射频ADC对输入的差分信号进行量化后输出12bit数字信号，12位数字信号经过1:2Demux后输出2组12bit的差分信号，每bit的差分数据信号经过FPGA的每一个BANK内的Iserdes基元实现高速串行数据到低速并行数据的转换，每一组12bit数据的每bit差分数据按照1:4的串并转换后生成48bit数据写入FIFO，FPGA按照1:2输出时，FPGA的DI与DId各自将48bit数据从FIFO读出后合为96bit数据；FPGA的DQ与DQd的操作与FPGA的DI与DId一致，当射频ADC按照1:4量化输出时，此时射频ADC为双通道交织采样，量化后的随路时钟可以采用DCLKI或DCLKQ，按照4个BANK内的数合一起实现并行LVDS数据扩位处理。所述射频ADC的最大采样频率为1.6GHz，量化位数为12bit，支持单通道1:1、1:2及双通道交织采样下的1：4LVDS输出。所述的时钟驱动器1具有双路差分时钟输入可选，达到10路差分时钟输出。所述的时钟驱动器2具有双路差分时钟输入可选，达到10路差分时钟输出。本专利技术与现有技术相比的优点在于：(1)本专利技术通过引入时钟驱动器创建“伪”时钟，利用Iserdes基元实现了多位LVDS高速并行数据的接收；(2)本专利技术通过引入时钟驱动器创建“伪”时钟，解决了部分FPGA区域时钟无法跨BANK实现数据的操作；(3)本专利技术通过引入时钟驱动器创建“伪”时钟，配合多个射频ADC可实现高速数据接收的冷备份设计；附图说明图1为本专利技术的高速并行LVDS数据接收示意图；图2为时钟驱动器示意图；图3为Iserdes基元1:4数据转换示意图；图4为高速并行LVDS数据扩位并行化处理示意图。具体实施方式下面结合附图和具体实施例对本专利技术作进一步详细的描述。如图1所示，本专利技术提供的一种基于时钟驱动器及FPGA的高速并行数据接收系统，包括射频ADC、时钟驱动器1、时钟驱动器2、FPGA。射频ADC的最大采样频率为1.6GHz，量化位数12bit，支持单通道1:1、1:2及双通道交织采样下的1：4LVDS输出。时钟驱动器1、时钟驱动器2具有双路差分时钟输入可选，高达10路差分时钟输出。FPGA(U4)具有Iserdes(输入串并转换器)基元，实现串行数据输入，并行数据输出。射频ADC为双通道、高性能模数转换器，量化输出采用LVDS方式，如图1所示，射频ADC的VinI+/-与VinQ+/-为差分信号输入端，分别经过内部I通道ADC及Q通道的ADC数字量化后各自输出12bit的数字信号及随路时钟信号DCLKI+/-、DCLKQ+/-，I通道与Q通道数据流及操作完全一致，I通道的12bit数据信号经过内部的数据扩位模块(1:2Demux)分别输出差分数据信号DI+/-<11..0>与DId+/-<11..0>。Q通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DQ+/-<11..0>与DQd+/-<11..0>。时钟驱动器1接收射频ADC输出的差分伴随时钟DCLKI+/-、输出4路差分时钟DCLKI1+/-、DCLKI2+/-、DCLKI3+/-、DCLKI4+/-，时钟驱动器2接收射频ADC输出的差分伴随时钟DCLKQ+/-、输出4路差分时钟DCLKQ1+/-、DCLKQ2+/-、DCLKQ3+/-、DCLKQ4+/-，总计8路时钟连接到FPGA的区域时钟管脚上。射频ADC输出的数据DI本文档来自技高网...
【技术保护点】
1.一种基于时钟驱动器及FPGA的高速并行数据接收系统，其特征在于，包括：射频ADC、时钟驱动器、FPGA；/n射频ADC的VinI+/-与VinQ+/-为差分信号输入端，分别经过内部I通道ADC及Q通道的ADC数字量化后各自输出数字信号及随路时钟信号DCLKI+/-、DCLKQ+/-，I通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DI+/-<11..0>与DId+/-<11..0>；Q通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DQ+/-<11..0>与DQd+/-<11..0>；/n时钟驱动器1接收射频ADC输出的差分伴随时钟DCLKI+/-、输出4路差分时钟DCLKI1+/-、DCLKI2+/-、DCLKI3+/-、DCLKI4+/-，时钟驱动器2接收射频ADC输出的差分伴随时钟DCLKQ+/-、输出4路差分时钟DCLKQ1+/-、DCLKQ2+/-、DCLKQ3+/-、DCLKQ4+/-；8路差分时钟连接到FPGA的区域时钟管脚上；/n射频ADC输出的数据DI<11..0>+/-、时钟驱动器1输出的时钟DCLKI1+/-、时钟驱动器2输出的时钟DCLKQ3+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DId<11..0>+/-、时钟驱动器1输出的时钟DCLKI2+/-、时钟驱动器2输出的时钟DCLKQ4+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQ<11..0>+/-、时钟驱动器1输出的时钟DCLKI3+/-、时钟驱动器2输出的时钟DCLKQ1+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQd<11..0>+/-、时钟驱动器1输出的时钟DCLKI2+/-、时钟驱动器2输出的时钟DCLKQ2+/-为一组，输入到FPGA的同一个BANK内；所述FPGA具有Iserdes基元，实现串行数据输入，并行数据输出。/n...
【技术特征摘要】
1.一种基于时钟驱动器及FPGA的高速并行数据接收系统，其特征在于，包括：射频ADC、时钟驱动器、FPGA；
射频ADC的VinI+/-与VinQ+/-为差分信号输入端，分别经过内部I通道ADC及Q通道的ADC数字量化后各自输出数字信号及随路时钟信号DCLKI+/-、DCLKQ+/-，I通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DI+/-<11..0>与DId+/-<11..0>；Q通道的数据信号经过内部的数据扩位模块分别输出差分数据信号DQ+/-<11..0>与DQd+/-<11..0>；
时钟驱动器1接收射频ADC输出的差分伴随时钟DCLKI+/-、输出4路差分时钟DCLKI1+/-、DCLKI2+/-、DCLKI3+/-、DCLKI4+/-，时钟驱动器2接收射频ADC输出的差分伴随时钟DCLKQ+/-、输出4路差分时钟DCLKQ1+/-、DCLKQ2+/-、DCLKQ3+/-、DCLKQ4+/-；8路差分时钟连接到FPGA的区域时钟管脚上；
射频ADC输出的数据DI<11..0>+/-、时钟驱动器1输出的时钟DCLKI1+/-、时钟驱动器2输出的时钟DCLKQ3+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DId<11..0>+/-、时钟驱动器1输出的时钟DCLKI2+/-、时钟驱动器2输出的时钟DCLKQ4+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQ<11..0>+/-、时钟驱动器1输出的时钟DCLKI3+/-、时钟驱动器2输出的时钟DCLKQ1+/-为一组，输入到FPGA的同一个BANK内；射频ADC输出的数据DQd<11..0>+/-、时钟驱动器1...
【专利技术属性】
技术研发人员：倪建军，富帅，刘涛，宋博，荣鹏，于双江，王磊，闫静纯，王华，薄姝，蔡帅，苏浩航，顾晨跃，申一伟，
申请(专利权)人：北京空间机电研究所，
类型：发明
国别省市：北京;11
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