焊盘结构及半导体器件制造技术

本实用新型专利技术涉及半导体制造技术领域，尤其涉及一种焊盘结构及半导体器件。所述焊盘结构包括：焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域；保护层，至少覆盖于所述沟槽的底壁。本实用新型专利技术分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，同时避免了外界环境对所述测试区域与所述焊接区域之间的芯片的损伤，提高了半导体器件的良率和性能稳定性。

Pad structure and semiconductor devices

【技术实现步骤摘要】
焊盘结构及半导体器件
本技术涉及半导体制造
，尤其涉及一种焊盘结构及半导体器件。
技术介绍
在动态随机存储器(DynamicRandomAccessMemory，DRAM)等半导体器件的后段封装制程中，通常需要在半导体芯片表面形成焊盘结构，用于进行探针测试和与封装连线(bonding)。然而，当前在进行探针测试的过程中，由于探针与焊盘结构的接触，会导致焊盘结构表面的刮伤或者在焊盘结构表面引入微尘，导致在后续进行封装连线时，容易拉扯金属线路进而导致打线脱落，影响半导体器件的良率，甚至是导致半导体器件的报废。因此，如何减小探针测试对封装连线的影响，改善半导体器件的良率，是目前亟待解决的技术问题。
技术实现思路
本技术提供一种焊盘结构及半导体器件，用于解决现有的半导体器件在封装制程中易出现与外部连线连接失败的问题，以改善半导体器件的良率，提高半导体器件的性能稳定性。为了解决上述问题，本技术提供了一种焊盘结构，包括：焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域；保护层，至少覆盖于所述沟槽的底壁。可选的，所述沟槽贯穿所述焊盘本体，所述保护层用于覆盖位于所述沟槽底部的所述芯片表面；在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。可选的，所述沟槽的深度小于所述焊盘本体的厚度，所述保护层覆盖于所述沟槽底部的所述焊盘本体表面。可选的，所述保护层包括：第一保护层，至少覆盖所述沟槽的底壁；第二保护层，覆盖所述第一保护层。可选的，所述保护层覆盖所述沟槽的底壁和侧壁。可选的，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。为了解决上述问题，本技术还提供了一种半导体器件，包括：芯片；如上述任一项所述的焊盘结构，所述焊盘本体的下表面与所述芯片的内部电路电连接。可选的，所述保护层至少覆盖所述沟槽的底壁和除形成有所述焊盘结构之外的所述芯片表面。本技术提供的焊盘结构及半导体器件，通过在焊盘本体上形成沟槽，一方面，分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，改善了半导体器件的良率；另一方面，形成保护层覆盖所述沟槽的底壁，遮盖了所述测试区域与所述焊接区域之间的芯片表面，避免了外界环境对所述测试区域与所述焊接区域之间的芯片的损伤，进一步提高了半导体器件的良率和性能稳定性。附图说明附图1是本技术第一具体实施方式中焊盘结构的截面示意图；附图2是本技术第一具体实施方式中焊盘结构的俯视结构示意图；附图3是本技术第一具体实施方式中焊盘结构的形成方法流程图；附图4A-4F是本技术第一具体实施方式在形成焊盘结构和半导体器件的过程中主要的工艺截面示意图；附图5是本技术第一具体实施方式中半导体器件的形成方法流程图；附图6是本技术第二具体实施方式中焊盘结构的截面示意图。具体实施方式下面结合附图对本技术提供的焊盘结构及半导体器件的具体实施方式做详细说明。第一具体实施方式本具体实施方式提供了一种焊盘结构，附图1是本技术第一具体实施方式中焊盘结构的截面示意图，附图2是本技术第一具体实施方式中焊盘结构的俯视结构示意图。如图1、图2所示，本具体实施方式提供的焊盘结构，包括：焊盘本体20，包括相对分布的上表面和下表面，所述下表面用于与芯片10的内部电路101电连接；沟槽13，自所述上表面向所述焊盘本体20的内部延伸，将所述焊盘本体20分隔为测试区域12和焊接区域11；保护层，至少覆盖于所述沟槽13的底壁。具体来说，所述焊盘本体20的材料为导电材料，例如金属材料。当所述焊盘本体20的材料为金属材料时，可以为铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。所述焊盘本体20的形状可以为矩形，举例来说，所述焊盘本体沿X轴方向的长度与沿Y轴方向的宽度之间的比值可以为(1:1)～(2:1)。所述沟槽13自所述焊盘本体20的上表面沿Z轴方向向所述焊盘本体20的内部延伸，从而将所述焊盘本体20分割为所述测试区域12和所述焊接区域11，且所述测试区域12和所述焊接区域11沿X轴方向分布于所述沟槽13的相对两侧。所述测试区域12表面具有探针标记，用于进行探针测试；所述焊接区域11用于与外部线路14(例如金线)电连接。在采用探针15对所述测试区域12进行测试时，所述探针15还可以落在所述沟槽13内，所述沟槽13的侧壁还能够阻挡所述探针15对所述焊接区域11的损伤；所述沟槽13内的所述保护层还可以防止对芯片的损伤，例如避免因探针直接扎到所述芯片表面而在所述芯片表面产裂纹的问题。所述焊接区域11与所述测试区域12的相对面积大小，本领域技术人员可以根据实际需要进行设置，例如根据探针测试的要求、与外部电路连接的打线要求，本具体实施方式对此不作限定。在本具体实施方式中，将所述测试区域12与所述焊接区域11分隔开，可以避免由于探针测试造成的损伤(例如所述探针15造成的刮伤、产生的微尘)对后续打线造成的不良影响(例如打线脱落)，所述保护层覆盖于所述沟槽13的底壁表面，避免了由于所述沟槽13的设置而导致所述焊接区域11与所述测试区域12之间的所述芯片10的暴露，确保了具有所述焊盘结构的半导体器件的性能稳定性。在本具体实施方式中，所述保护层可以仅覆盖于所述沟槽13的底壁，还可以同时覆盖所述沟槽13的底壁和部分侧壁。在本具体实施方式中，所述保护层的顶面位于所述沟槽13的顶面之下或者与所述沟槽13的顶面平齐，即所述保护层的高度小于或者等于所述沟槽13的深度。在其他具体实施方式中，所述保护层的顶面位于所述沟槽的顶面之上，即所述保护层的高度大于所述沟槽的深度，此时，所述保护层与所述焊盘本体的上表面相互独立，即所述保护层不覆盖所述焊盘本体的上表面，所述保护层的边缘与所述测试区域12和所述焊接区域11之间均存在间隙。本领域技术人员可以根据实际需要设置所述沟槽13沿Z轴方向的深度，例如根据所述焊盘本体20的厚度、后续与外部线路连接的要求等。可选的，所述沟槽13的深度为100nm～2μm。例如，在一个实施例中，所述沟槽13的深度可以为100nm～200nm、200nm～400nm、或者400nm～800nm；在另一个实施例中，所述沟槽13的深度可以为900nm～1.5μm、或者1.5μm～2μm。本具体实施方式对所述沟槽13的具体形状不作限定，本领域技术人员可以根据实际需要进行选择。为了简化所述焊盘结构的形成工艺，可选的，所述沟槽13沿平行于所述上表面方向的截面形状为矩形、圆形或者本文档来自技高网...

【技术保护点】
1.一种焊盘结构，其特征在于，包括：/n焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；/n沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域；/n保护层，至少覆盖于所述沟槽的底壁。/n

【技术特征摘要】
1.一种焊盘结构，其特征在于，包括：
焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；
沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域；
保护层，至少覆盖于所述沟槽的底壁。


2.根据权利要求1所述的焊盘结构，其特征在于，所述沟槽贯穿所述焊盘本体，所述保护层覆盖位于所述沟槽底部的所述芯片表面；
在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。


3.根据权利要求1所述的焊盘结构，其特征在于，所述沟槽的深度小于所述焊盘本体的厚度，所述保护层覆盖于所述沟槽底部的所述焊盘本体表面。


4.根据权利要求1所述的焊盘结...

【专利技术属性】
技术研发人员：吴秉桓，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34