半导体存储装置制造方法及图纸

一种半导体存储装置，所述半导体存储装置包括：第一存储芯片，所述第一存储芯片内形成有第一存储阵列；第二存储芯片，所述第二存储芯片内形成有第二存储阵列；所述第一存储芯片和所述第二存储芯片之间堆叠形成电连接，所述第一存储芯片内形成有第一电路、至少部分第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路。所述半导体存储装置的集成度和数据传输效率提高。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置
本技术涉及集成电路
，尤其涉及一种半导体存储装置。
技术介绍
由于易失性存储芯片(如DRAM)的读取速度更快，而非易失性存储芯片(如NANDflash)具备掉电不丢失数据的优点，因此，多数现代数据处理系统需要同时包含易失性存储芯片和非易失性存储芯片，以利用其各自的优点。由于易失性存储芯片和非易失性存储芯片的结构不同，通常采用不同工艺制程制造，各自形成独立的芯片。当数据处理系统同时包含易失性存储芯片以及非易失性存储芯片时，两种存储芯片通常独立存在，相互之间通过传输线连接，以进行数据传输。这种情形下的缺点是易失性存储芯片和非易失性存储芯片之间传输路径长，并且芯片接口以及传输线存在带宽限制，数据交互速度受限，且整体尺寸偏大，较难适应需高度集成化的应用场合。因此，如何提高易失性存储芯片以及非易失性存储芯片之间的数据传输速度，提高集成度，是目前亟待解决的问题。
技术实现思路
本技术所要解决的技术问题是，提供一种半导体存储装置，以提高半导体存储装置的集成度及数据传输速度。为了解决上述问题，本技术提供了一种半导体存储装置，包括：第一存储芯片，所述第一存储芯片内形成有第一存储阵列；第二存储芯片，所述第二存储芯片内形成有第二存储阵列；所述第一存储芯片和所述第二存储芯片之间堆叠形成电连接；所述第一存储芯片内还形成有第一电路、至少部分第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路。可选的，包括：所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。可选的，所述共用电路包括：控制逻辑单元、带隙基准单元、偏置单元、电源管理单元、分时复用单元或者校准单元中的一个或几个的组合。可选的，所述存储阵列为二维或三维存储阵列。可选的，所述第一存储芯片和所述第二存储芯片采用单晶硅或多晶硅衬底。可选的，所述第一电路连接至所述半导体存储装置的I/O接口，所述第二存储阵列通过所述第二电路、共用电路以及第一电路与所述I/O接口连接，所述第一存储阵列通过所述第一电路与所述I/O接口连接。可选的，所述第二电路和第一电路分别连接至所述半导体存储装置的I/O接口，所述第一存储阵列通过所述第一电路与所述I/O接口连接，所述第二存储阵列通过所述第二电路与所述I/O接口连接。可选的，所述共用电路包括接口控制单元，所述第一电路和第二电路分别与所述接口控制单元连接，所述接口控制单元连接至所述半导体存储装置的I/O接口，所述第一存储阵列和所述第二存储阵列通过所述接口控制单元与所述I/O接口连接。本技术的半导体存储装置的第一存储芯片与第二存储芯片之间通过芯片之间相互堆叠形成电连接，可以大大缩小两个芯片之间信号传送的I/O连接长度，大大减少连接电路的功耗，提高传输效率。并且，所述第一存储芯片和第二存储芯片之间相互堆叠，与两个芯片分离放置相比，能够极大的减小所述半导体存储装置的面积，提高集成度。进一步，由于所述第一存储芯片和所述第二存储芯片之间距离较近，因此，第一存储芯片和第二存储芯片各自的存储阵列之间可以共用部分电路，从而节省电路面积，降低功耗。附图说明图1A至图1D为本技术的具体实施方式的半导体存储装置的结构示意图；图2为本技术一具体实施方式的半导体存储装置的模块结构示意图；图3为本技术一具体实施方式的半导体存储装置的共用电路的结构示意图；图4A至图4C为本技术一具体实施方式的第一存储芯片和第二存储芯片的数据输入/输出方式的示意图。图5为本技术一具体实施方式的半导体存储装置的制造过程的流程示意图。具体实施方式下面结合附图对本技术提供的一种半导体存储装置及其制造方法的具体实施方式做详细说明。请参考图1，为本技术一具体实施方式的半导体存储装置的结构示意图。该具体实施方式的半导体存储装置包括：第一存储芯片101和第二存储芯片102，所述第一存储芯片101和第二存储芯片102堆叠连接。所述第一存储芯片101和所述第二存储芯片102可以分别为不同类型的存储芯片。在一个具体实施方式中，所述第一存储芯片101为易失性存储器芯片，所述第二存储芯片102为非易失性存储器芯片。该具体实施方式中，所述第一存储芯片101为DRAM芯片，所述第二存储芯片102为NAND芯片。在其他具体实施方式中，所述第一存储芯片101还可以为SRAM芯片，所述第二存储芯片102还可以为PROM、EPROM等非易失性存储芯片。所述第一存储芯片101包括第一存储阵列，所述第一存储阵列为DRAM存储阵列；所述第二存储芯片102包括第二存储阵列，所述第二存储阵列为NAND存储阵列。所述第一存储阵列和所述第二存储阵列可以为二维或三维存储阵列，所述第一存储芯片101和第二存储芯片102的基底可以为多晶硅或单晶硅，即所述第一存储阵列和所述第二存储阵列形成于多晶硅或单晶硅基底上。所述第一存储芯片101和/或所述第二存储芯片102内还可以形成有用于控制所述第一存储阵列和控制所述第二存储阵列的外围电路。所述第一存储芯片101和第二存储芯片102之间相互堆叠连接。所述第一存储芯片101包括相对的正面1012和背面1011，所述第二存储芯片102包括相对的正面1022和背面1021。所述正面是指存储芯片的器件层表面，所述背面是指与所述正面相对的另一表面。请参考图1A，该具体实施方式中，所述第一存储芯片101的正面1012与所述第二存储芯片102的正面1022相对堆叠连接。在其他具体实施方式中，所述第二存储芯片102的背面1021与所述第一存储芯片101的正面1012相对堆叠连接(请参考图1B)。在其他具体实施方式中，所述第二存储芯片102的正面1022与所述第一存储芯片101的背面1011相对堆叠连接(请参考图1C)；在其他具体实施方式中，所述第二存储芯片102的背面1021与所述第一存储芯片101的背面1011相对堆叠连接(请参考图1D)。所述第一存储芯片101与所述第二存储芯片102内均形成有互连线以及互连柱等互连结构。所述第一存储芯片101与所述第二存储芯片102之间可以通过互连结构实现电连接。请参考图1A，该具体实施方式中，所述第一存储芯片101的正面1012与所述第二存储芯片102的正面1022之间堆叠连接，其中，所述第二存储芯片102与所述第一存储芯片101正面暴露的互连结构之间形成金属键合，而所述第二存储芯片102与所述第一存储芯片101正面的介质层之间通过胶层粘合，在实现所述第一存储芯片101与第二存储芯片102堆叠的同时，通过互连结构之间的金属键合实现电连接。在另一具体实施方式中，所述第一存储芯片101与所述第二存储芯片102的正面可以均形成有钝化本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于，包括：/n第一存储芯片，所述第一存储芯片内形成有第一存储阵列；/n第二存储芯片，所述第二存储芯片内形成有第二存储阵列；/n所述第一存储芯片和所述第二存储芯片之间堆叠形成电连接；/n所述第一存储芯片内还形成有第一电路、至少部分第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路。/n

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：
第一存储芯片，所述第一存储芯片内形成有第一存储阵列；
第二存储芯片，所述第二存储芯片内形成有第二存储阵列；
所述第一存储芯片和所述第二存储芯片之间堆叠形成电连接；
所述第一存储芯片内还形成有第一电路、至少部分第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路。


2.根据权利要求1所述的半导体存储装置，其特征在于，包括：所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。


3.根据权利要求1所述的半导体存储装置，其特征在于，所述共用电路包括：控制逻辑单元、带隙基准单元、偏置单元、电源管理单元、分时复用单元或校准单元中的一个或几个的组合。


4.根据权利要求1所述的半导体存储装置，其特征在于，所述存储阵列为二维或三维存...

【专利技术属性】
技术研发人员：朱一明，平尔萱，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34