用于基于SDB的库和低电压应用的面积高效触发制造技术

用于基于SDB的库和低电压应用的面积高效触发。一种触发器，包括门电路和五个逻辑门。门电路接收数据输入d、中间信号p、控制信号si以及控制信号se作为输入，并输出中间信号pb。第一逻辑门接收中间信号pb、中间信号cb作为输入，并输出中间信号c。第二逻辑门接收时钟信号clk和中间信号c作为输入，并输出中间信号cb。第三逻辑门接收时钟信号clk、中间信号p、中间信号cb作为输入，并输出中间信号p。第四逻辑门接收中间信号cb和信号qb作为输入，并输出信号q。第五逻辑门接收中间信号p和第一信号q作为输入，并输出信号qb。

Area efficient triggering for SDB based libraries and low voltage applications

【技术实现步骤摘要】
用于基于SDB的库和低电压应用的面积高效触发相关申请的交叉引用。本专利申请要求2018年10月1日提交的美国临时专利申请第62/739,799号的优先权，其公开内容通过引用整体并入本文。
本文公开的主题一般涉及半导体器件。更具体地，本文公开的主题涉及触发器电路和布局，其优化当触发器被布置在单扩散中断(singlediffusionbreak，SDB)基板上时使用的空间(面积)的量。
技术介绍
随着技术节点缩小，缩小半导体器件(诸如触发器)的面积变得越来越难。触发器面积缩放在用于构建制造的触发器的接触多间距(contactedpolypitch，CPP)的面积和数量方面对于新技术节点可以是关键度量。
技术实现思路
技术问题本文公开的主题的一个目的是提供一系列触发器，其节省触发器占据的面积和触发器的内部功率。技术方案示例实施例提供了一种触发器，其可以包括被配置为输出第一信号q和第二信号qb的主锁存器对和辅助锁存器，其中第二信号qb是第一信号q的反相。该主锁存器对可以包括门电路、第一逻辑门、第二逻辑门和第三逻辑门。辅助锁存器可以包括第四逻辑门和第五逻辑门。门电路可以被配置为接收数据信号d、第一中间信号p、第一控制信号si和第二控制信号se作为输入，并输出第二中间信号pb。第一逻辑门可以被配置为接收第二中间信号pb、第三中间信号cb作为输入，并且输出第四中间信号c。第二逻辑门可以被配置为接收时钟信号clk和第四中间信号c作为输入，并且输出第三中间信号cb。第三逻辑门可以被配置为接收时钟信号clk、第二中间信号pb和第三中间信号cb作为输入，并且输出第一中间信号p。第四逻辑门可以被配置为接收第三中间信号cb和第二信号qb作为输入，并且输出第一信号q。第五逻辑门可以被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。另一示例实施例提供了一种装置，其可包括布置在单扩散中断基板、双扩散中断基板、或交替扩散中断基板上的触发器。触发器可以包括被配置为输出第一信号q和第二信号qb的主锁存器对和辅助锁存器，其中第二信号qb是第一信号q的反相。该主锁存器对可以包括门电路、第一逻辑门、第二逻辑门和第三逻辑门。辅助锁存器可以包括第四逻辑门和第五逻辑门。门电路可以被配置为接收数据信号d、第一中间信号p、第一控制信号si和第二控制信号se作为输入，并输出第二中间信号pb。第一逻辑门可以被配置为接收第二中间信号pb、第三中间信号cb作为输入，并且输出第四中间信号c。第二逻辑门可以被配置为接收时钟信号clk和第四中间信号c作为输入，并且输出第三中间信号cb。第三逻辑门可以被配置为接收时钟信号clk、第二中间信号pb和第三中间信号cb作为输入，并且输出第一中间信号p。第四逻辑门可以被配置为接收第三中间信号cb和第二信号qb作为输入，并且输出第一信号q。第五逻辑门可以被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。又一示例实施例提供了一种触发器，其可包括门电路、第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路和第五逻辑电路。门电路可以被配置为接收数据输入信号d、第一中间信号p、第一控制信号si和第二控制信号se作为输入，并输出第二中间信号pb。第一逻辑门可以被配置为接收第二中间信号pb、第三中间信号cb作为输入，并且输出第四中间信号c。第二逻辑门可以被配置为接收时钟信号clk和第四中间信号c作为输入，并且输出第三中间信号cb。第三逻辑门可以被配置为接收时钟信号clk、第二中间信号pb、第三中间信号cb作为输入，并且输出第一中间信号p。第四逻辑门可以被配置为接收第三中间信号cb和第二信号qb作为输入，并且输出第一信号q。第五逻辑门可以被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。本专利技术的有益效果根据本文公开的主题，提供了一系列节省面积和功率的触发器。此外，该系列触发器提供了用于存档完整的标准单元库的广泛的变体。附图说明在以下部分中，将参考附图中示出的示例性实施例来描述本文公开的主题的各方面，其中：图1A是基于传输门逻辑的触发器的实施例的示意图；图1B是基于NAND的触发器的示意图；图1C是基于NOR的触发器的示意图；图2A是根据本文公开的主题的触发器的示例实施例的示意图；图2B是根据本文公开的主题的输入门电路的示意图；图2C示出了作为数据输入信号d、中间信号p、扫描输入信号si和扫描使能信号se的函数的由输入门电路提供的中间信号pb的真值表；图3A和图3B分别描述了根据本文公开的主题的SDB基板上的图2A的输入门电路的示例晶体管布置。图4是根据本文公开的主题的包括输入信号setb的触发器的示例实施例的示意图；图5是根据本文公开的主题的包括输入信号resetb的触发器的示例实施例的示意图；图6是根据本文公开的主题的包括输入信号set和输入信号reset的触发器的示例实施例的示意图。图7A是根据本文公开的主题的触发器的示例实施例的示意图；图7B是根据本文公开的主题的门电路的示意图；图8是根据本文公开的主题的包括输入信号set的触发器的示例实施例的示意图；和图9是根据本文公开的主题的包括输入信号set和输入信号reset的触发器的示例实施例的示意图。具体实施方式在以下详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践所公开的方面。在其他情况下，没有详细描述众所周知的方法、过程、组件和电路，以免使本文公开的主题模糊。贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性可包括在本文公开的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“在实施例中”或“根据一个实施例”(或具有类似导入的其他短语)可能不一定都指代相同的实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。在这点上，如本文所使用的，单词“示例性”意味着“用作示例、实例或说明”。在本文中被描述为“示例性”的任何实施例不应被解释为比其他实施例更优选或有利。此外，取决于本文讨论的上下文，单数术语可以包括相应的复数形式，并且复数术语可以包括相应的单数形式。还应注意，本文示出和讨论的各种图(包括组件图)仅用于说明目的，并未按比例绘制。类似地，仅出于说明性目的而示出了各种波形和时序图。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。此外，如果认为合适，则在附图中重复使用附图标记以指示对应和/或类似的元件。本文使用的术语仅用于描述特定示例性实施例的目的，并不旨在限制所要求保护的主题。如本文所使用的，单数形式“一”，“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。还应当理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤本文档来自技高网...

【技术保护点】
1.一种触发器，包括：/n主锁存器对以及辅助锁存器，被配置为输出第一信号q和作为第一信号q的反相的第二信号qb，/n所述主锁存器对包括：/n门电路，被配置为接收数据信号d、第一中间信号p、第一控制信号si以及第二控制信号se作为输入，并输出第二中间信号pb；/n第一逻辑门，被配置为接收第二中间信号pb和第三中间信号cb作为输入，并输出第四中间信号c；/n第二逻辑门，被配置为接收时钟信号clk和第四中间信号c作为输入，并输出第三中间信号cb；和/n第三逻辑门，被配置为接收时钟信号clk、第二中间信号pb以及第三中间信号cb作为输入，并输出第一中间信号p；并且/n所述辅助锁存器包括：/n第四逻辑门，被配置为接收第三中间信号cb和第二信号qb作为输入，并输出第一信号q；和/n第五逻辑门，被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。/n

【技术特征摘要】
20181001 US 62/739,799;20190401 US 16/372,3981.一种触发器，包括：
主锁存器对以及辅助锁存器，被配置为输出第一信号q和作为第一信号q的反相的第二信号qb，
所述主锁存器对包括：
门电路，被配置为接收数据信号d、第一中间信号p、第一控制信号si以及第二控制信号se作为输入，并输出第二中间信号pb；
第一逻辑门，被配置为接收第二中间信号pb和第三中间信号cb作为输入，并输出第四中间信号c；
第二逻辑门，被配置为接收时钟信号clk和第四中间信号c作为输入，并输出第三中间信号cb；和
第三逻辑门，被配置为接收时钟信号clk、第二中间信号pb以及第三中间信号cb作为输入，并输出第一中间信号p；并且
所述辅助锁存器包括：
第四逻辑门，被配置为接收第三中间信号cb和第二信号qb作为输入，并输出第一信号q；和
第五逻辑门，被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。


2.根据权利要求1所述的触发器，其中如果出现以下情况，则第二中间信号pb为高电平：
第一中间信号p为低电平，
数据信号d和第二控制信号se都为低电平，或者
第一控制信号si为低电平且第二控制信号se为高电平；以及
其中如果出现以下情况，则第二中间信号pb为低电平：
第一中间信号p和数据信号d为高电平且第二控制信号se为低电平，或者
第一控制信号si、第二控制信号se以及第一中间信号p为高电平。


3.根据权利要求2所述的触发器，其中所述第一逻辑门、第二逻辑门、第三逻辑门、第四逻辑门和第五逻辑门是NAND门。


4.根据权利要求3所述的触发器，其中所述门电路包括：
第一PMOS晶体管，包括耦合到第一电源电压的第一源极/漏极区域、第二源极/漏极区域以及耦合到数据信号d的栅极端子；
第二PMOS晶体管，包括耦合到第一PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、输出第二中间信号pb的第二源极/漏极区域以及耦合到第二控制信号se的栅极端子；
第三PMOS晶体管，包括耦合到第一电源电压的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一控制信号si的栅极端子；
第四PMOS晶体管，包括耦合到第三PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、输出第二中间信号pb的第二源极/漏极区域以及耦合到第五中间信号seb的栅极端子；和
第五PMOS晶体管，包括耦合到第一电源电压的第一源极/漏极区域、输出第二中间信号pb的第二源极/漏极区域以及耦合到第一中间信号p的栅极端子；
第一NMOS晶体管，包括输出第二中间信号pb的第一源极/漏极区域、第二源极/漏极区域以及耦合到数据信号d的栅极端子；
第二NMOS晶体管，包括耦合到第一NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一中间信号p的栅极端子；
第三NMOS晶体管，包括耦合到第二NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到第五中间信号seb的栅极端子；
第四NMOS晶体管，包括耦合到第二NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到第一控制信号si的栅极端子；
第五NMOS晶体管，包括输出第二中间信号pb的第一源极/漏极区域、第二源极/漏极区域以及耦合到第二控制信号se的栅极端子；
第六NMOS晶体管，包括耦合到第五NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一控制信号si的栅极端子；和
第七NMOS晶体管，包括耦合到第六NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到第一中间信号p的栅极端子。


5.根据权利要求1所述的触发器，其中所述触发器是电路的标准单元库的一部分。


6.根据权利要求1所述的触发器，其中所述触发器被布置在单扩散中断基板或交替扩散中断基板上。


7.根据权利要求1所述的触发器，其中所述第一逻辑门、第二逻辑门、第三逻辑门、第四逻辑门和第五逻辑门是NOR门。


8.根据权利要求7所述的触发器，其中所述第二逻辑门和第三逻辑门被配置为接收时钟信号clk作为反相信号。


9.根据权利要求7所述的触发器，其中所述门电路包括：
第一PMOS晶体管，包括耦合到第一电源电压的第一源极/漏极区域、第二源极/漏极区域以及耦合到第二控制信号se的栅极端子；
第二PMOS晶体管，包括耦合到第一PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一中间信号p的栅极端子；
第三PMOS晶体管，包括耦合到第二PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、输出第二中间信号pb的第二源极/漏极区域以及耦合到数据信号d的栅极端子；
第四PMOS晶体管，包括耦合到第一电源电压的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一控制信号si的栅极端子；
第五PMOS晶体管，包括耦合到第四PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、第二源极/漏极区域以及耦合到第一中间信号p的栅极端子；
第六PMOS晶体管，包括耦合到第五PMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、输出第二中间信号pb的第二源极/漏极区域以及耦合到第五中间信号seb的栅极端子；
第一NMOS晶体管，包括输出第二中间信号pb的第一源极/漏极区域、第二源极/漏极区域以及耦合到第二控制信号se的栅极端子；
第二NMOS晶体管，包括耦合到第一NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到第一控制信号si的栅极端子；
第三NMOS晶体管，包括输出第二中间信号pb的第一源极/漏极区域、第二源极/漏极区域以及耦合到第五中间信号seb的栅极端子；
第四NMOS晶体管，包括耦合到第三NMOS晶体管的第二源极/漏极区域的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到数据信号d的栅极端子；和
第五NMOS晶体管，包括输出第二中间信号pb的第一源极/漏极区域、耦合到第二电源电压的第二源极/漏极区域以及耦合到第一中间信号p的栅极端子。


10.一种装置，包括：
被布置在单扩散中断基板或交替扩散中断基板上的触发器，其包括被配置为输出第一信号q和作为第一信号q的反相的第二信号qb的主锁存器对以及辅助锁存器，
所述主锁存器对包括：
门电路，被配置为接收数据信号d、第一中间信号p、第一控制信号si以及第二控制信号se作为输入，并输出第二中间信号pb；
第一逻辑门，被配置为接收第二中间信号pb和第三中间信号cb作为输入...

【专利技术属性】
技术研发人员：VM瓦迪，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR