本发明专利技术题为“窄台面超结MOSFET”。本发明专利技术提供了一种晶体管器件，该晶体管器件包括在基板上形成超结结构的n掺杂立柱和p掺杂立柱。隔离结构设置在n掺杂立柱和p掺杂立柱之间的沟槽中，并且源极和栅极设置在n掺杂立柱上。该隔离结构可以包括由氧化物插塞封闭在沟槽中的空气间隙。该隔离结构可以包括设置在n掺杂立柱和p掺杂立柱的表面上的外延衬件。
【技术实现步骤摘要】
窄台面超结MOSFET相关申请本申请要求于2018年9月25日提交的美国专利申请号16/141,761的优先权和权益，该专利申请据此全文以引用方式并入本文。
本公开涉及半导体器件，诸如沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件，并且具体地讲，涉及基于超结原理的沟槽MOSFET器件。
技术介绍
基于超结原理的功率MOSFET(“超结MOSFET”)已经成为例如用于高压开关应用的行业规范。超结MOSFETS具有n型和p型柱结构(超结结构)，用于器件台面中的电荷平衡，这导致超结MOSFET具有比例如基于平面技术的功率MOSFET低的漏极-源极导通电阻(RDS(on))以及减少的栅极电荷和输出电荷。超结MOSFET的这些优越特性使得例如与平面MOSFET相比能够在任何给定频率下进行有效切换。常规地，使用多个外延层和注入方法制造超结结构(即，n型柱和p型柱)。然而，电子器件、单元间距和器件特征部(例如台面)的尺寸的持续小型化对超结技术施加了约束。附图说明图1A是示意性地示出示例性超结MOSFET的特征的框图。图1B是图1C中所示的示例性超结MOSFET的前体阶段的剖视图。图1C是示例性超结MOSFET的剖视图。图2至图9示出了通过示例性制造工艺的各个阶段的超结MOSFET的一系列剖视图。图10示出了另一个示例性超结MOSFET的剖视图。图11是示例性窄台面超结MOSFET的平面图布局。图12示出了用于制造超结晶体管的示例性方法。在各个附图中，类似的参考符号或标号表示类似的元件。具体实施方式竖直沟道或沟槽栅极金属氧化物半导体场效应晶体管(MOSFET)器件可以用于例如功率器件应用中。在沟槽栅极MOSFET器件中，源极区、栅极区和漏极区在半导体基板(例如，n+掺杂半导体基板)的竖直方向(例如，y方向)上排列。源极端子和漏极端子可以放置在半导体基板的相反侧上，并且栅极电极可以设置在沟槽中的电介质材料中，该沟槽在垂直于半导体基板的主表面的竖直方向(例如，y方向)上被蚀刻。该竖直配置可适用于功率MOSFET器件，因为可以使用更多的表面空间作为源极，并且还可以减小源极和漏极间距。减小源极和漏极间距可以增加漏极-源极电流额定值，并且还可以允许使用漏极漂移区的外延层以增加器件的电压阻断能力。对于高压MOSFET，漏极漂移区中的电压阻断能力是通过厚外延层和轻掺杂的组合来发展的。这导致器件电阻的大部分在漏极中，并且限制了器件的性能(例如，RDS(on))。通常，在击穿电压和导通电阻之间存在权衡，因为通过在器件中引入更厚且轻掺杂的漏极漂移区来增加击穿电压会导致更高的导通电阻。对于一些器件，超结原理允许功率MOSFET(即，超结MOSFET)的厚漂移区被重掺杂，从而在不损害击穿电压的情况下降低对电子流的电阻。重掺杂区(例如，n掺杂区)与具有相反的载流子极性(空穴)的类似地重P掺杂的区并置。这两个类似但相反掺杂的区有效地抵消了它们的移动电荷，并形成了在关断状态期间支持高电压的耗尽区。另一方面，在导通状态期间，漂移区的较高掺杂允许载流子容易地流动，从而降低导通电阻。超结MOSFET包括漏极结构(超结漏极结构)，其中多个竖直pn结(由邻接的p型柱和n型柱形成)布置在漏极区中，结果可以实现低导通电阻RDS(on)和降低的栅极电荷Qgd，同时保持高电压。超结漏极结构中的n型柱和p型柱是外延层逐层递增制造的，例如，通过在半导体基板上顺序沉积、图案化和掺杂(注入)半导体材料的多个外延层。在这种超结漏极结构中，主电流路径(例如，n掺杂柱)可以比常规的高压MOSFET掺杂得更重(例如，10倍)。这降低了漏极的导通电阻。p型柱和n型柱的电流路径的尺寸被设计成使得当晶体管关断并产生阻断电压时，随着电荷载流子从p型柱的迁移形成耗尽区，导致近中性空间电荷区和高阻断电压能力。n型柱和p型柱中电荷载流子数量的差异称为电荷平衡。电荷平衡取决于超结漏极结构(和器件)的物理和电气特性和参数。为了获得良好的器件性能，必须严格控制电荷平衡。高电荷不平衡(即电荷平衡值超出可接受的值的范围)可导致器件中击穿电压(BV)的突然下降和严重的BV变化。随着电子器件、单元间距和器件特征部(例如台面)的尺寸的持续小型化，使用传统超结漏极结构的超结MOSFET中的电荷平衡控制变得困难(例如，由于装配在较窄台面中的传统超结结构的相邻n掺杂柱和p掺杂柱中掺杂剂的重叠和相互扩散)。对于下一代小型化，为了减小特定的RDS(on)，需要减小单元间距，同时保持每个单位单元相同的总电荷量。同时，电荷平衡控制可能变得更加困难，这将需要更好的工艺控制和/或设计改进，以增加电荷平衡窗口来改善性能。用于制造超结漏极结构的常规多外延/注入方法难以满足这些要求。更小的单元间距需要更多的外延/注入步骤，这增加了工艺成本。此外，通过多个外延/注入步骤，邻接或相邻的n掺杂柱和p掺杂柱中掺杂剂的反掺杂和相互扩散减少了可用于传导的自由电荷量。为了补偿这种影响，必须增加每个单位单元的总电荷量，这进一步减小了电荷平衡窗口的尺寸。本文所述超结MOSFET器件是小型化的器件，具有减小的特定RDS(on)和减小的单元间距，同时保持相对相同的每单位单元的总电荷量。本文描述的超结MOSFET器件即使在器件尺寸小且窄的情况下也具有理想的电荷平衡控制。另外，根据本公开的原理，通过在超结漏极结构中的n掺杂立柱(柱)和相邻p掺杂立柱(柱)之间设置隔离结构(即，填充有隔离材料的沟槽)，可以减少超结MOSFET的超结漏极结构中的n掺杂柱和p掺杂柱中的掺杂剂的相互扩散。隔离结构沟槽切穿或分离n掺杂柱和邻接的p掺杂柱(通过基板上外延层的互补掺杂形成)，以形成n掺杂立柱和非邻接的相邻p掺杂立柱。在示例性实施方式中，隔离结构可以包括空气间隙或空隙(例如，填充有处于大气压或低于大气压的压力的气体的间隙)。隔离结构可以包括设置在空气间隙与n掺杂立柱和/或相邻p掺杂立柱的重掺杂区之间的轻掺杂外延区。在示例性实施方式中，隔离结构可以具有与器件的漏极区的竖直厚度(在y方向上)相当的竖直深度(例如，在y方向上)。此外，隔离结构可以具有平行于半导体基板的上表面的横向宽度(例如，在x方向上)。在示例性实施方式中，超结漏极结构的顶部或上部竖直部分中的隔离结构的横向宽度可以显著大于超结漏极结构的下部竖直部分(下部主体部分)中的隔离结构的横向宽度。该下部主体部分与沟槽底部不同且分开，在沟槽底部，沟槽侧壁从基本竖直的取向过渡到更水平的取向。在附图中示出并在下面描述的剖视图是代表性附图。处理变化、纵横比变化、设计尺寸的差异等可能造成不同的形状和/或非理想性。图1A是以剖视图示意性地示出根据本公开的原理的示例性超结MOSFET100(也可以称为超结器件或器件)的特征部的框图。图1A中所示的超结MOSFET100包括对称器件部分(在左侧上)和不对称器件部分(在右侧上)。在本文的图1A、图1B、图1C和图2-10中本文档来自技高网...
【技术保护点】
1.一种器件，包括：/nn掺杂立柱和p掺杂立柱，所述n掺杂立柱和所述p掺杂立柱在基板上形成超结结构；/n隔离结构，所述隔离结构设置在所述n掺杂立柱和所述p掺杂立柱之间的沟槽中；和/n源极和栅极，所述源极和所述栅极设置在所述n掺杂立柱上。/n
【技术特征摘要】
20180925 US 16/141,7611.一种器件，包括：
n掺杂立柱和p掺杂立柱，所述n掺杂立柱和所述p掺杂立柱在基板上形成超结结构；
隔离结构，所述隔离结构设置在所述n掺杂立柱和所述p掺杂立柱之间的沟槽中；和
源极和栅极，所述源极和所述栅极设置在所述n掺杂立柱上。
2.根据权利要求1所述的器件，其中所述沟槽具有在约30μm至50μm范围内的深度。
3.根据权利要求1所述的器件，其中所述隔离结构包括设置在所述n掺杂立柱和所述p掺杂立柱之间的空气间隙，并且其中所述空气间隙填充有处于大气压或低于大气压的压力的气体。
4.根据权利要求1所述的器件，其中外延衬件设置在所述隔离结构和所述n掺杂立柱之间以及所述隔离结构和所述p掺杂立柱之间，并且其中所述外延衬件在第一次形成时比所述n掺杂立柱和所述p掺杂立柱掺杂得更轻。
5.根据权利要求1所述的器件，其中所述沟槽在所述n掺杂立柱和所述p掺杂立柱的顶部附近的开口宽度比所述沟槽的下部主体部分中的所述沟槽的开口宽度宽，并且其中所述n掺杂立柱的顶部具有圆形形状。
6.根据权利要求1所述的器件，其中所述隔离结构包含沉积的氧化硅，并且其中所述沉积的氧化硅在所述沟槽的上部部分中形成氧化物插塞并封闭位于所述沟槽的下部部分中的空气间隙。
7.根据权利要求1所述的器件...
【专利技术属性】
技术研发人员：G·H·罗切尔特，G·M·格里弗纳，J·李，M·高，Y·蔡，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US
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