半导体结构、晶体管、可变电容及元器件制造技术

本发明专利技术提供了一种半导体结构，包括：衬底以及位于衬底上的栅极结构，所述衬底包括势阱，势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。本发明专利技术还提供了一种晶体管和一种可变电容，均包括如上述所述的半导体结构。本发明专利技术还提供了一种元器件，包括晶体管以及位于所述晶体管旁边的可变电容，晶体管和可变电容的势阱相同。在本发明专利技术提供的半导体结构、晶体管、可变电容及元器件中，晶体管和可变电容的势阱为同一类型的势阱，由于是同一类型的势阱，无需考量类似N型势阱和P型势阱之间的最小隔离需求，可以有效缩减版图面积。

Semiconductor structure, transistor, variable capacitance and components

【技术实现步骤摘要】
半导体结构、晶体管、可变电容及元器件
本专利技术涉及半导体
，尤其是涉及一种半导体结构、晶体管、可变电容及元器件。
技术介绍
随着物联网和可穿戴技术的发展，要求更小的电路来实现更多功能，面积的缩减可以从两方面，一种是集成电路技术节点的前进，从90nm，55nm，40nm，28nm，14nm，甚至到7nm，技术节点的进步可以使单位面积容纳更多的晶体管，从而实现芯片的面积缩减，另一种是设计的优化，包含功能设计的优化，例如对于高电压的运用，将原有的多级的增压，利用电容实现级数缩减)，还有就是版图的优化，通过优化版图的摆放和设计规则的优化来实现小面积芯片设计。对于常用的器件，如晶体管，电容，电阻，二极管，三极管，其都有对应的规则来规定画法和相对的距离要求。对于可变电容结构，目前55nm低功耗逻辑使用的利用衬底掺杂类型，源漏极与多晶硅掺杂相同的类似晶体管的薄氧化硅结构来形成的可变电容器(薄氧化硅，单位面积可以提供更多的电容)，这种结构与原有的二极管的可变电容器相比的优点是与互补型晶体管(CMOS)制造工艺完全兼容，而且与晶体管搭配使用，可以消除原有单纯二极管与多晶硅之间多晶硅密度差异导致的刻蚀负载效应。虽然这种电容结构可以降低对应的面积，但是其中用到N型沟道晶体管(NMOS)与N型变容二极管(Nvaractor)时。由于NMOS在P型势阱中，而N型可变电容器在N型势阱中，二者的势阱需要一定的距离间隔，以及N型势阱与N型有源区也有距离的要求，导致二者连接使用时面积增加，不利于芯片面积的缩减。专利技术内容本专利技术的目的在于提供一种半导体结构、晶体管、可变电容及元器件，可以消除晶体管和可变电容因为势阱不同而对晶体管和可变电容的距离的要求，最终可以缩减版图面积。为了达到上述目的，本专利技术提供了一种半导体结构，包括：衬底以及位于所述衬底上的栅极结构，所述衬底包括势阱，所述势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。可选的，在所述的半导体结构中，所述势阱为P型势阱或N型势阱。可选的，在所述的半导体结构中，当势阱为P型势阱时，注入所述第一通道和所述第二通道的离子为输入/输出N型器件浅轻掺杂离子，注入所述第三通道和所述第四通道的离子为源漏极N型掺杂离子；当势阱为N型势阱时，注入所述第一通道和所述第二通道的离子为源漏极N型掺杂离子，注入所述第三通道和所述第四通道的离子为输入/输出N型器件浅轻掺杂离子。可选的，在所述的半导体结构中，所述栅极结构包括：位于所述衬底上的浮栅和位于所述浮栅两侧的ONO层以及位于所述ONO两侧的控制栅。可选的，在所述的半导体结构中，第三通道位于第一通道内，第四通道位于第二通道内。可选的，在所述的半导体结构中，所述第三通道位于所述第一通道左侧，所述第四通道位于所述第二通道右侧。可选的，在所述的半导体结构中，所述三通道和所述第四通道分别连接所述控制栅。本专利技术还提供了一种晶体管，包括如上述所述的半导体结构。本专利技术还提供了一种可变电容，包括如上述所述的半导体结构。本专利技术还提供了一种元器件，包括晶体管以及位于所述晶体管旁边的可变电容，所述晶体管的势阱和所述可变电容的势阱相同。在本专利技术提供的半导体结构、晶体管、可变电容及元器件中，晶体管和可变电容的势阱为同一类型的势阱，由于是同一类型的势阱，无需考量类似N型势阱和P型势阱之间的最小隔离需求，可以有效缩减版图面积。附图说明图1是本专利技术实施例的半导体的结构的结构示意图；图中：110-衬底、120-势阱、130-第一通道、140-第二通道、150-第三通道、160-第四通道、170-栅氧化层、180-浮栅、190-ONO层、200-控制栅。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。参照图1，本专利技术提供了一种半导体结构，包括：衬底110以及位于所述衬底上的栅极结构，所述衬底110包括势阱120，所述势阱120中形成有第一通道、130第二通道140、第三通道150和第四通道160，所述第一通道130和所述第二通道140连通，第一通道130和第二通道140注入相同的离子，第三通道150和第四通道160注入相同的离子。具体地，提供一衬底110，衬底110可以是硅衬底，可以采用晶圆作为衬底，在衬底110内通过离子注入形成势阱120，势阱可以为P型势阱或N型势阱，本专利技术实施例中，形成P型势阱。在P型势阱120内通过注入输入/输出N型器件浅轻掺杂离子形成第一通道130和第二通道140，第一通道130和第二通道140连通，继续在P型势阱120内通过注入源漏极N型掺杂离子形成第三通道150和第四通道160。第三通道150位于第一通道130内，第四通道160位于第二通道140内，并且，第三通道150位于第一通道130左侧，第四通道160位于第二通道140右侧，即第三通道150和第四通道160分别位于第一通道130和第二通道140的一侧。在本专利技术的其他实施例中，如果形成的是N型势阱，则在N型势阱内通过注入源漏极N型掺杂离子形成第一通道和第二通道，第一通道和第二通道连通，继续在N型势阱内通过注入输入/输出N型器件浅轻掺杂离子形成第三通道和第四通道。接着，形成位于所述衬底110上的栅氧化层170以及位于所述栅氧化层170上的浮栅180。栅氧化层170可以通过沉积一氧化层来得到，浮栅180可以通过沉积一多晶硅层，再对多晶硅层刻蚀来得到。接着，形成位于所述浮栅180两侧的ONO层190以及位于所述所述ONO层190两侧的控制栅200，所述ONO层190隔离所述浮栅180和所述控制栅200。ONO层190可以通过依次沉积二氧化硅层、二氮化硅层和二氧化硅层来得到，控制栅200可以通过在ONO层190上沉积多晶硅层，刻蚀多晶硅层来得到。其中，所述三通道150和所述第四通道160分别连接所述控制栅200。进一步的，本专利技术还提供了一种晶体管和一种可变电容，晶体管和可变电容均包括上述半导体结构，即以上述方法同时在一晶圆上形成晶体管以及位于所述晶体管旁边的可变电容。进一步的，本专利技术还提供了一种元器件，元器件包括晶体管以及位于所述晶体管旁边的可变电容，晶体管的势阱和所述可变电容的势阱相同，也就是说晶体管和可变电容的势阱为同本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：衬底以及位于所述衬底上的栅极结构，所述衬底包括势阱，所述势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底以及位于所述衬底上的栅极结构，所述衬底包括势阱，所述势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。


2.如权利要求1所述的半导体结构，其特征在于，所述势阱为P型势阱或N型势阱。


3.如权利要求2所述的半导体结构，其特征在于，当势阱为P型势阱时，注入所述第一通道和所述第二通道的离子为输入/输出N型器件浅轻掺杂离子，注入所述第三通道和所述第四通道的离子为源漏极N型掺杂离子；当势阱为N型势阱时，注入所述第一通道和所述第二通道的离子为源漏极N型掺杂离子，注入所述第三通道和所述第四通道的离子为输入/输出N型器件浅轻掺杂离子。


4.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：位于所...

【专利技术属性】
技术研发人员：田志，李娟娟，邵华，陈昊瑜，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31