行进存储器和计算机系统技术方案

一种行进存储器(31)包括周期交替的奇数列(U

Moving memory and computer system

【技术实现步骤摘要】
【国外来华专利技术】行进存储器和计算机系统
本专利技术涉及行进存储器(MM，marchingmemory)的新配置和使用MM的新配置的新计算机系统，其以较低的能量消耗和较高的速度运行。
技术介绍
在专利文献(PTL)1-3中，T.Nakamura和M.J.Flynn已经提出了一种由包括存储单元阵列的行进主存储器(MMM)实现的MM)计算机系统。在专利文献1-3中，使用“行进”这一术语，因为每个存储单元都存储字节大小或字大小的移动并行数据，例如，就像移动部队的排列矩阵形式一样，表征了MMM的操作。MMM与用于驱动MM计算机系统中的处理器的时钟信号同步地以向MMM的输出端“行进”的方式，逐步传输存储的字节大小或字大小的并行数据流。MMM主动且依次向处理器提供所存储的连续的并行数据流，使得处理器可以利用所存储的并行数据流执行算术和逻辑运算。在如专利文献1-3中所述的MM计算机架构中，因为字节大小或字大小的并行数据与用于驱动处理器的时钟信号同步传输，所以不需要单独位级单元的随机访问操作。然后，可以消除常规冯-诺依曼计算机系统中处理器和传统存储器之间固有存在的冯-诺依曼瓶颈，因此，通过MM计算机架构可以实现具有非常低功耗的超高速操作。图19示出了在专利文献3中引用的较早的MM中m*2n矩阵的第i行上的第j位级单元Mij*。位级单元Mij*包括第一nMOS晶体管Qij1*、nMOS晶体管Qij2*以及与nMOS晶体管Qij2*并联连接的电容器Cij*。第一nMOS晶体管Qij1*具有通过第一延迟元件Dij1*连接到时钟线Lclk的漏电极和通过第二延迟元件Dij2*连接到前一位级单元的输出端的栅电极。nMOS晶体管Qij2*具有连接到第一nMOS晶体管Qij1*的源极的漏极、连接到时钟线Lclk的栅极和连接到接地电位的源极。在图19中，连接第一nMOS晶体管Qij1*的源极和nMOS晶体管Qij2*的漏极的输出节点Nout*用作位级单元Mij*的输出端，并且输出节点Nout*将存储在电容器Cij*中的信号传输到下一位级单元Mi(j+1)*。在专利文献3中所述的较早的MM以诸如1.1伏电平等较低电源电压操作的情况下，当将略大于第一nMOS晶体管Qij1*的阈值电压Vth的栅极电位施加到第一nMOS晶体管Qij1*的栅极电极，以导通第一nMOS晶体管Qij1*时，因为与1.1伏电平的电源电压相比，第一nMOS晶体管Qij1*产生相对较大的电压降，所以施加到下一位级单元Mi(j+1)*的第一nMOS晶体管Qi(j+1)1*的栅电极的栅电位大幅下降。因此，如果电源电压和阈值电压Vth之间的差很小，则第一nMOS晶体管Qij1*的源电极处的电位有可能低于假设施加到下一位级单元Mi(j+1)*的第一nMOS晶体管Qi(j+1)1*的栅电极的栅极电位。因此，当通过在传播路径中串联连接的多级位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……时，因为每个串联的位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……的输出端的饱和程度低于其输入端，所以在第一nMOS晶体管Qij1*、Qi(j+1)1*、Qi(j+2)1*、……的源电极的电位逐渐衰减，虽然每级位级单元Mij1*、Mi(j+1)1*、Mi(j+2)1*、……需要将信号电压恢复到最大值。即，位级单元的输出端的电位最终可能变得小于阈值电压Vth。结果，存储的信息不能被传输到下一个位级单元。引文列表专利文献专利文献1：US-8949650B2专利文献2：US-9361957-B2专利文献3：EP-2815403B1
技术实现思路
技术问题鉴于上述问题，本专利技术的一个目的是提供一种行进存储器和一种使用行进存储器的行进存储器计算机系统，其有助于以较低的电源电压准确传输存储的信息。问题解决方案本专利技术的第一方面在于一种行进存储器，该行进存储器被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率同步地沿着该流的方向朝着计算机系统中的处理器传输并行数据或指令的流。行进存储器包括奇数列(以下称为“O列”)和偶数列(以下称为“E列”)的周期交替阵列。每个O列具有在矩阵中沿列方向排列的前级单元的序列，以将字节大小或字大小的一组移动信息反相并存储。每个E列具有沿着列方向排列的后级单元的序列，以将由相邻奇数列反相的一组移动信息重新进行反相并存储。本专利技术的第二方面在于一种行进存储器，其适用于具有多个流水线存储器阵列块的随机存取存储器(random-accesscapablememory)，被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率同步地沿着该流的方向朝着计算机系统中的处理器传输并行数据或指令的流。在此处，行进存储器具有由本专利技术的第一方面规定的结构。本专利技术的第三方面在于一种计算机系统，该计算机系统包括由本专利技术的第一方面规定的处理器和行进存储器。本专利技术的第四方面在于一种计算机系统，该计算机系统包括处理器和主存储器。主存储器包括具有多个流水线存储器阵列块的随机存取存储器，以及作为在随机存取存储器和处理器之间的路径上分配的接口的行进存储器。所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动计算机系统中的处理器的时钟频率同步地沿着该流的方向传输并行数据或指令的流，并且所述行进存储器主动且依次向处理器提供来自多个存储器阵列块的数据流或指令流，使得所述处理器能够利用存储的并行数据或指令的流执行算术和逻辑操作。在此处，行进存储器具有由本专利技术的第一方面规定的结构。本专利技术的第五方面在于一种计算机系统中，该计算机系统包括处理器和主存储器。主存储器包括具有多个流水线存储器阵列块的随机存取存储器以及由行进存储器实现的高速缓冲存储器。所述行进存储器存储字节大小或字大小的并行数据或指令的流，用于以驱动计算机系统中的处理器的时钟频率同步地沿着该流的方向传输并行数据或指令的流，并且所述行进存储器主动且依次向处理器提供来自多个存储器阵列块的并行数据或指令的流，使得所述处理器能够利用存储的并行数据或指令的流执行算术和逻辑操作。在此处，行进存储器具有由本专利技术的第一方面规定的结构。附图说明图1示出了说明与本专利技术的第一至第三实施方式有关的计算机系统的基本构造的示意框图；图2示出了与第一、第二和第三实施方式相关的存储单元阵列中的信息传输行为，该存储单元阵列实现了在图1所示的计算机系统中使用的行进存储器；图3A示出了在计算机系统中使用的MM矩阵中的第一列的详细结构的示例，其聚焦于第一实施方式中使用的配作为示例置；图3B示出了与图3A所示的第一列相邻排列的MM矩阵中的第二列的详细结构；图3C示出了在输出端侧排列的MM矩阵中的第n列的详细结构；图4A示出了属于第一实施方式的MM的一部分中的单元阵列的晶体管级表示，聚焦于四个相邻的位级单元；图4B示出了属于第一实施方式的MM的另一部分中的单元阵列的晶体管级表示，聚焦于四个相邻本文档来自技高网...

【技术保护点】
1.一种行进存储器，被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率来同步地沿着所述流的方向朝着计算机系统中的处理器传输所述并行数据或指令的流，所述行进存储器包括：/n多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；以及/n多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储。/n

【技术特征摘要】
【国外来华专利技术】20180123 US 62/620,6661.一种行进存储器，被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率来同步地沿着所述流的方向朝着计算机系统中的处理器传输所述并行数据或指令的流，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；以及
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储。


2.根据权利要求1所述的行进存储器，其中，每个所述前级单元包括：
前级耦合元件，被配置为控制从分配在与所述奇数列的输入侧相邻布置的所述偶数列中的一个中的相邻后级单元的输出端传输所述一组移动信息中的信号中的一个；以及
前反相器，被配置为对通过所述前级耦合元件传输的信号中的一个进行反相，并且进一步朝着与所述前级单元的输出侧相邻布置的偶数列中的一个来传输经反相的信号中的一个。


3.根据权利要求2所述的行进存储器，其中，每个所述前级单元还包括被配置为存储所述经反相的信号的前级存储电容器。


4.根据权利要求1所述的行进存储器，其中，每个所述后级单元包括：
后反相器，被配置为对从布置在同一行中的所述前级单元传输的所述经反相的信号中的一个进行重新反相，并且进一步朝着与所述后级单元的输出侧相邻布置的所述奇数列中的一个传输经重新反相的信号；以及
后级存储电容器，被配置为存储所述经重新反相的信号。


5.根据权利要求4所述的行进存储器，其中，每个所述后级单元还包括后级耦合元件，所述后级耦合元件被配置为控制从分配在与所述偶数列的输入侧相邻布置的所述奇数列中的一个中的相邻前级单元的输出端传输所述一组移动信息中的信号中的一个。


6.一种行进存储器，适用于具有多个流水线存储器阵列块的随机存取存储器，所述行进存储器被配置为存储字节大小或字大小的并行数据或指令的流，用于以处理器的时钟频率来同步地沿着所述流的方向朝着计算机系统中的处理器传输所述并行数据或指令的流，所述行进存储器包括：
多个奇数列，每个所述奇数列具有沿矩阵中的列方向排列的前级单元的序列，以将所述字节大小或所述字大小的一组移动信息进行反相并存储；以及
多个偶数列，沿所述流的方向布置在与所述奇数列周期交替的位置处，每个所述偶数列都具有沿所述列方向排列的后级单元的序列，以将由相邻奇数列反相的所述一组移动信息进行重新反相并存储。


7.一种计算机系...

【专利技术属性】
技术研发人员：中村维男，迈克尔·J·弗林，
申请(专利权)人：中村维男，迈克尔·J·弗林，
类型：发明
国别省市：日本;JP