半导体功率器件制造技术

本发明专利技术属于半导体功率器件技术领域，具体公开了一种半导体功率器件，包括：衬底外延层；位于所述衬底外延层底部的漏区；位于所述衬底外延层中的多个栅极沟槽；位于相邻的所述栅极沟槽之间的体区；位于所述体区中的源区；位于所述栅极沟槽中的栅介质层、控制栅、隔离介质层和屏蔽栅；其中一部分的所述栅极沟槽中的屏蔽栅和控制栅电性连接，剩余部分的所述栅极沟槽中的屏蔽栅和源区电性连接。本发明专利技术可以调整半导体功率器件的栅漏电容的大小，并减小半导体功率器件的芯片面积。

Semiconductor power device

【技术实现步骤摘要】
半导体功率器件
本专利技术属于半导体功率器件
，特别是涉及一种栅漏电容可调的半导体功率器件。
技术介绍
图1是现有技术的一种半导体功率器件的剖面结构示意图，如图1所示，现有技术的一种半导体功率器件包括：n型衬底外延层100，位于n型衬底外延层100底部的n型漏区10，位于n型衬底外延层100中且位于n型漏区10之上的n型漂移区11，位于n型衬底外延层100中的多个栅极沟槽，位于相邻的所述栅极沟槽之间的p型体区16，位于p型体区16中的n型源区17，位于所述栅极沟槽中的栅介质层12、控制栅13、隔离介质层14和屏蔽栅15，控制栅13通常位于栅极沟槽的上部两侧并通过外部栅极电压来控制n型源区17与n型漂移区11之间的电流沟道的开启和关断。屏蔽栅15位于栅极沟槽中并通过隔离介质层14与n型外衬底延层100和控制栅13隔离，屏蔽栅15通过源极金属层19与n型源区17连接，从而屏蔽栅15可以通过外部源极电压在n型漂移区11内形成横向电场，起到提高耐压的作用。层间绝缘层18用于将源极金属层19与栅极金属层隔离，基于剖面的位置关系，栅极金属层在图1中未示出。现有技术的如图1所示的半导体功率器件，栅漏电容Cgd较小，抗干扰能力较差，容易影响电路的稳定性；同时，屏蔽栅15需要通过源极金属层19与n型源区17连接，受光刻工艺条件的限制，屏蔽栅15的宽度不能持续缩小，这影响了半导体功率器件的芯片尺寸。
技术实现思路
有鉴于此，本专利技术的目的是提供一种半导体功率器件，以解决现有技术中的半导体功率器件的栅漏电容过小的问题。为达到本专利技术的上述目的，本专利技术提供了一种半导体功率器件，包括：衬底外延层；位于所述衬底外延层底部的漏区；位于所述衬底外延层中的多个栅极沟槽；位于相邻的所述栅极沟槽之间的体区；位于所述体区中的源区；位于所述栅极沟槽中的栅介质层、控制栅、隔离介质层和屏蔽栅；其中一部分的所述栅极沟槽中的所述屏蔽栅和所述控制栅电性连接，剩余部分的所述栅极沟槽中的所述屏蔽栅和所述源区电性连接。可选的，本专利技术的一种半导体功率器件，与所述控制栅电性连接的所述屏蔽栅所在的栅极沟槽的开口宽度小于与所述源区电性连接的所述屏蔽栅所在的栅极沟槽的开口宽度。可选的，本专利技术的一种半导体功率器件，所述控制栅位于所述栅极沟槽的上部侧壁位置处，所述屏蔽栅通过所述隔离介质层与所述控制栅和所述衬底外延层隔离。可选的，本专利技术的一种半导体功率器件，所述屏蔽栅与所述衬底外延层之间的隔离介质层的厚度大于或者等于所述屏蔽栅与所述控制栅之间的隔离介质层的厚度。可选的，本专利技术的一种半导体功率器件，所述衬底外延层、所述漏区、所述源区分别为n型掺杂，所述体区为p型掺杂。可选的，本专利技术的一种半导体功率器件，其中一部分的所述栅极沟槽中的所述屏蔽栅和所述控制栅通过栅极金属层连接，剩余部分的所述栅极沟槽中的所述屏蔽栅和所述源区通过源极金属层连接。本专利技术提供的一种半导体功率器件：首先，其中一部分的栅极沟槽中的屏蔽栅和控制栅电性连接，剩余部分的栅极沟槽中的屏蔽栅和源区电性连接，与控制栅电性连接的屏蔽栅数量和与源区电性连接的屏蔽栅数量可以根据设计要求任意设定，从而本专利技术的半导体功率器件的栅漏电容Cgd可调，与控制栅连接的屏蔽栅数量越多，半导体功率器件的栅漏电容Cgd越大；其次，屏蔽栅和控制栅电性连接，可以在屏蔽栅和控制栅上方只形成一个接触孔，通过该接触孔中的栅极金属层将控制栅和屏蔽栅直接连接，这样可以避免在控制栅和屏蔽栅上方分别形成单独的接触孔，从而减小光刻工艺条件的限制，进而能够减小半导体功率器件的芯片面积。附图说明为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本专利技术所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。图1是现有技术的一种平面结构的半导体功率器件的一个实施例的剖面结构示意图；图2是本专利技术提供的一种半导体功率器件的一个实施例的栅极接触孔位置处的剖面结构示意图；图3是本专利技术提供的一种半导体功率器件的一个实施例的源极接触孔位置处的剖面结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，以下将结合本专利技术实施例中的附图，通过具体方式，完整地描述本专利技术的技术方案。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例，基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本专利技术的保护范围之内。应当理解，本专利技术所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在或添加。同时，为清楚地说明本专利技术的具体实施方式，说明书附图中所列示意图，放大了本专利技术所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本专利技术的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制备引起的偏差等。图2和图3是本专利技术提供的一种半导体功率器件的一个实施例的两个剖面结构示意图，其中图2是沿栅极接触孔位置处的剖面结构示意图，其展示了栅极金属层的连接结构，图3是沿源极接触孔位置处的剖面结构示意图，其展示了源极金属层的连接结构。如图2和图3所示，本专利技术实施列提供的一种半导体功率器件包括一个n型衬底外延层200，n型衬底外延层200的材料通常为硅。位于n型衬底外延层200底部的n型漏区20。位于n型衬底外延层200中的多个栅极沟槽，在本专利技术实施列中，仅示例性的示出了6个栅极沟槽，栅极沟槽的数量依据具体的半导体功率器件产品的规格需求设定。位于相邻的栅极沟槽之间的p型体区26，位于p型体区26中的n型源区27，位于p型体区26和n型漏区20之间的n型衬底外延层部分为半导体功率器件的n型漂移区21。位于每一个栅极沟槽中的栅介质层22、控制栅23、隔离介质层24和屏蔽栅25，优选的，控制栅23位于栅极沟槽的上部侧壁位置处，屏蔽栅25通过隔离介质层24与n型衬底外延层200和控制栅23隔离。屏蔽栅25与n型衬底外延层200之间的隔离介质层24的厚度可以和屏蔽栅25与控制栅23之间的隔离介质层24的厚度相同，也可以大于或小于屏蔽栅25与控制栅23之间的隔离介质层24的厚度，图2和图3中仅示例性的示出了屏蔽栅25与n型衬底外延层200之间的隔离介质层24的厚度和屏蔽栅25与控制栅23之间的隔离介质层24的厚度相同的结构。栅介质层22和隔离介质层24的材质通常氧化硅，控制栅23和屏蔽栅25的材质通常为掺杂的多晶硅。本专利技术的一种半导体功率器件中，其中一部分的栅极沟槽中的屏蔽栅25与控制栅23电性连接，剩余部分的栅极沟槽中的屏蔽栅25与n型源区27电性连接，图2中示例性的示出了3个栅极沟槽中的屏本文档来自技高网...

【技术保护点】
1.一种半导体功率器件，其特征在于，包括：/n衬底外延层；/n位于所述衬底外延层底部的漏区；/n位于所述衬底外延层中的多个栅极沟槽；/n位于相邻的所述栅极沟槽之间的体区；/n位于所述体区中的源区；/n位于所述栅极沟槽中的栅介质层、控制栅、隔离介质层和屏蔽栅；/n其中一部分的所述栅极沟槽中的所述屏蔽栅和所述控制栅电性连接，剩余部分的所述栅极沟槽中的所述屏蔽栅和所述源区电性连接。/n

【技术特征摘要】
1.一种半导体功率器件，其特征在于，包括：
衬底外延层；
位于所述衬底外延层底部的漏区；
位于所述衬底外延层中的多个栅极沟槽；
位于相邻的所述栅极沟槽之间的体区；
位于所述体区中的源区；
位于所述栅极沟槽中的栅介质层、控制栅、隔离介质层和屏蔽栅；
其中一部分的所述栅极沟槽中的所述屏蔽栅和所述控制栅电性连接，剩余部分的所述栅极沟槽中的所述屏蔽栅和所述源区电性连接。


2.如权利要求1所述的一种半导体功率器件，其特征在于，与所述控制栅电性连接的所述屏蔽栅所在的栅极沟槽的开口宽度小于与所述源区电性连接的所述屏蔽栅所在的栅极沟槽的开口宽度。


3.如权利要求1所述的一种半导体功率器件...

【专利技术属性】
技术研发人员：毛振东，刘伟，刘磊，袁愿林，
申请(专利权)人：苏州东微半导体有限公司，
类型：发明
国别省市：江苏;32