一种键合结构及其制造方法技术

本申请实施例提供了一种键合结构及其制造方法，在待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于待键合芯片的侧边缘，在待键合晶圆上形成有阵列排布的裸片，裸片表面上形成有互连结构以及与互连结构电连接的封装垫层时，利用待键合芯片中的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层，以获得晶圆结构。该方法利用封装垫层将待键合芯片与待键合晶圆上的裸片键合形成晶圆结构，待键合芯片可以选择没有缺陷的产品，相较于晶圆与晶圆的键合，避免晶圆上有缺陷的芯片间的键合，提高产品的良率，进而降低制造成本。

A bonding structure and its manufacturing method

【技术实现步骤摘要】
一种键合结构及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种键合结构及其制造方法。
技术介绍
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其是利用晶圆级封装技术将不同功能的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。而随着集成电路功能及性能要求越来越高，对键合工艺都提出了更高的要求，现有的晶圆级封装已无法满足高良率和低成本的要求。
技术实现思路
有鉴于此，本申请的目的在于提供一种键合结构及其制造方法，提高产品的良率，降低制造成本。为实现上述目的，本申请有如下技术方案：本申请实施例提供了一种键合结构的制造方法，包括：提供待键合芯片，所述待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于所述待键合芯片的侧边缘；提供待键合晶圆，所述待键合晶圆上形成有阵列排布的裸片，所述裸片表面上形成有互连结构以及与互连结构电连接的封装垫层；利用所述待键合芯片的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层上，以获得晶圆结构。可选的，所述待键合芯片为芯片堆叠，所述芯片堆叠中包括多个依次键合的芯片。可选的，所述待键合芯片通过晶圆级测试；所述芯片堆叠的形成方法包括：将分别形成有需键合的芯片的晶圆依次进行键合，以形成晶圆堆叠；进行所述晶圆堆叠的晶圆级测试；将所述晶圆堆叠进行切割，并暴露出所述待键合芯片的侧边缘的封装垫层，以获得芯片堆叠。可选的，所述待键合芯片为多个。可选的，所述待键合芯片为单层芯片，所述芯片通过晶圆级测试。可选的，还包括：将所述晶圆结构进行切割，以获得独立的芯片结构；将所述芯片结构进行封装。可选的，所述裸片上还形成有引出衬垫；在进行封装之前，还包括：从引出衬垫形成引出线。本申请实施例提供了一种键合结构，包括：待键合芯片，所述待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于所述待键合芯片的侧边缘；待键合晶圆，所述待键合晶圆上形成有阵列排布的裸片，所述裸片表面上形成有互连结构以及与互连结构电连接的封装垫层；其中，所述待键合芯片的侧边缘的封装垫层键合至所述裸片表面的封装垫层。可选的，所述待键合芯片为单层或键合形成的芯片堆叠，所述待键合芯片通过晶圆级测试。本申请实施例提供了一种键合结构，包括：待键合芯片，所述待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于所述待键合芯片的侧边缘；裸片，所述裸片表面上形成有互连结构以及与互连结构电连接的封装垫层，其中，所述待键合芯片的侧边缘的封装垫层键合至所述裸片表面的封装垫层。本申请实施例提供了一种键合结构及其制造方法，在待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于待键合芯片的侧边缘，在待键合晶圆上形成有阵列排布的裸片，裸片表面上形成有互连结构以及与互连结构电连接的封装垫层，利用待键合芯片中的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层，以获得晶圆结构。该方法利用封装垫层将待键合芯片与待键合晶圆上的裸片键合形成晶圆结构，待键合芯片可以选择没有缺陷的产品，相较于晶圆与晶圆的键合，避免晶圆上有缺陷的芯片间的键合，提高产品的良率，进而降低制造成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1示出了本申请实施例提供的一种键合结构的制造方法的流程图；图2示出了本申请实施例中一种晶圆结构的俯视图；图3示出了本申请实施例中一种晶圆结构的剖视示意图；图4示出了本申请实施例中一种晶圆堆叠的示意图；图5示出了本申请实施例中另一种晶圆堆叠的示意图；图6示出了本申请实施例提供的一种芯片堆叠的示意图；图7示出了本申请实施例提供的另一种芯片堆叠的示意图；图8示出了本申请实施例中一种晶圆结构的剖视示意图；图9示出了本申请实施例提供的一种键合结构的剖视示意图；图10示出了本申请实施例提供的一种键合结构的剖面示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，随着集成电路功能及性能要求越来越高，对键合工艺都提出了更高的要求，现有的晶圆级封装技术已经无法满足高良率和低成本的要求。基于此，本申请实施例提供了一种键合结构及其制造方法，在待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于待键合芯片的侧边缘，在待键合晶圆上形成有阵列排布的裸片，裸片表面上形成有互连结构以及与互连结构电连接的封装垫层，而后利用待键合芯片的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层上，这样，待键合芯片与待键合晶圆上的裸片，通过待键合芯片中的封装垫层以及待键合晶圆上的裸片表面的封装垫层，键合在一起形成晶圆结构，待键合芯片可以选择没有缺陷的产品，相较于晶圆与晶圆的键合，避免晶圆上有缺陷的芯片间的键合，提高产品的良率，进而降低制造成本。为了更好的理解本申请的技术方案和技术效果，结合附图对具体的实施例进行详细的描述。参考图1所示，为本申请实施例提供的一种键合结构的制造方法的流程图，该方法可以包括以下步骤：S01，提供待键合芯片2100，所述待键合芯片2100中形成有互连结构以及与互连结构电连接的封装垫层111、211，封装垫层111、211暴露于所述待键合芯片2100的侧边缘，参考图7所示。在本申请实施例中，待键合芯片2100可以为单芯片层，也可以为芯片堆叠，芯片堆叠可以为两个或两个以上芯片形成的堆叠，待键合芯片2100中的每层芯片可以包括器件结构(图未示出)，器件结构可以包括MOS场效应晶体管器件、存储器件和/或其他无源器件，存储器件可以包括非易失性存储器或随机存储器等，非易失性存储器例如可以包括NOR型闪存、NAND型闪存等浮栅型场效应晶体管或者铁电存储器、相变存储器等，器件结构可以为平面型器件或立体型器件，立体器件例如可以为FIN-FET(鳍式场效应晶体管)、三维本文档来自技高网...

【技术保护点】
1.一种键合结构的制造方法，其特征在于，包括：/n提供待键合芯片，所述待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于所述待键合芯片的侧边缘；/n提供待键合晶圆，所述待键合晶圆上形成有阵列排布的裸片，所述裸片表面上形成有互连结构以及与互连结构电连接的封装垫层；/n利用所述待键合芯片的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层上，以获得晶圆结构。/n

【技术特征摘要】
1.一种键合结构的制造方法，其特征在于，包括：
提供待键合芯片，所述待键合芯片中形成有互连结构以及与互连结构电连接的封装垫层，封装垫层暴露于所述待键合芯片的侧边缘；
提供待键合晶圆，所述待键合晶圆上形成有阵列排布的裸片，所述裸片表面上形成有互连结构以及与互连结构电连接的封装垫层；
利用所述待键合芯片的封装垫层，将待键合芯片从侧边缘键合至裸片表面的封装垫层上，以获得晶圆结构。


2.根据权利要求1所述的制造方法，其特征在于，所述待键合芯片为芯片堆叠，所述芯片堆叠中包括多个依次键合的芯片。


3.根据权利要求2所述的制造方法，其特征在于，所述待键合芯片通过晶圆级测试；所述芯片堆叠的形成方法包括：
将分别形成有需键合的芯片的晶圆依次进行键合，以形成晶圆堆叠；
进行所述晶圆堆叠的晶圆级测试；
将所述晶圆堆叠进行切割，并暴露出所述待键合芯片的侧边缘的封装垫层，以获得芯片堆叠。


4.根据权利要求1所述的制造方法，其特征在于，所述待键合芯片为多个。


5.根据权利要求1所述的制造方法，其特征在于，所述待键合芯片为单层芯片，所述芯片通过晶圆级测试。


6.根据权利要求1-5中...

【专利技术属性】
技术研发人员：李乔伟，梁斐，胡胜，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42