存储单元及多端口静态随机存储器制造技术

本发明专利技术实施例提供了一种存储单元及多端口静态随机存储器，涉及半导体技术领域。本发明专利技术实施例通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，控制模块与电源电压端、接地端和第二存储模块连接，每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，下拉模块分别与字线、接地端和控制模块连接。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，降低写入操作导致的功耗；当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，增加写入操作的可靠性，降低写入难度。

Storage unit and multi port SRAM

【技术实现步骤摘要】
存储单元及多端口静态随机存储器
本专利技术涉及半导体
，特别是涉及一种存储单元及多端口静态随机存储器。
技术介绍
SRAM(StaticRandomAccessMemory，静态随机存储器)作为重要的一类IP(IntellectualProperty，知识产权)/宏单元，在集成电路设计中占据着重要的地位，随着集成电路系统的不断发展和优化，对SRAM端口的数量需求逐渐提高，多端口SRAM为控制器、处理器等进行随机/乱序指令或数据的存储提供了重要的支持。如图1所示，现有多端口SRAM中的每个存储单元均包括一个存储电路11和多个写入电路12，多个写入电路12均包括两个N型晶体管(如晶体管M1和晶体管M2)和一个反相器F1，存储电路11包括第一存储模块和第二存储模块，第一存储模块包括P型晶体管M3和N型晶体管M4，第二存储模块包括P型晶体管M5和N型晶体管M6。假设TR节点存储的数据为0，TF节点存储的数据为1，当写入操作发生时，位线BL输入的信号为1，则反位线BLB输入的信号为0，在字线WL输入的信号从无效变为有效时，晶体管M1和晶体管M2打开，将数据1写入TR节点，将数据0写入TF节点；假设TR节点存储的数据为1，TF节点存储的数据为0，当写入操作发生时，位线BL输入的信号为为0，则反位线BLB输入的信号为1，将数据0写入TR节点，将数据1写入TF节点。但是，当写入操作发生时，如果位线BL输入的信号翻转，连接位线BL上的所有反位线BLB上的信号均发生翻转，由于一次只能有一个写入电路12对一个存储电路11进行数据写入，因此，只有一个反位线BLB上的信号为有效翻转，其余反位线BLB上的信号均为无效翻转，导致写入操作导致的功耗增加。
技术实现思路
鉴于上述问题，提出了本专利技术实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种存储单元及多端口静态随机存储器。为了解决上述问题，本专利技术实施例公开了一种存储单元，包括：存储电路和多个写入电路；其中，所述存储电路包括第一存储模块、第二存储模块和控制模块；所述第一存储模块的输入端与所述第二存储模块的输出端连接，所述第一存储模块的输出端与所述第二存储模块的输入端连接；所述控制模块分别与电源电压端、接地端和所述第二存储模块连接，用于控制所述第二存储模块的输出端到所述接地端之间的通路的导通与断开；每个写入电路均包括写入模块和下拉模块；所述写入模块分别与字线、位线和所述第一存储模块的输入端连接，用于向所述第一存储模块和所述第二存储模块写入存储数据；所述下拉模块分别与所述字线、所述接地端和所述控制模块连接，用于在所述字线输入的信号有效时，通过控制所述控制模块，以断开所述第二存储模块的输出端到所述接地端之间的通路。可选地，所述写入模块包括第一晶体管，所述第一晶体管的栅极与所述字线连接，所述第一晶体管的第一极与所述位线连接，所述第一晶体管的第二极与所述第一存储模块的输入端连接。可选地，所述下拉模块包括第二晶体管，所述第二晶体管的栅极与所述字线连接，所述第二晶体管的第一极与所述控制模块连接，所述第二晶体管的第二极与所述接地端连接。可选地，所述控制模块包括上拉器件和第三晶体管；所述上拉器件的第一端与所述下拉模块连接，所述上拉器件的第二端与所述电源电压端连接；所述第三晶体管的栅极与所述上拉器件的第一端连接，所述第三晶体管的第一极与所述第二存储模块连接，所述第三晶体管的第二极与所述接地端连接。可选地，所述上拉器件为第四晶体管，所述第四晶体管的栅极作为所述上拉器件的第一端，所述第四晶体管的第二极与所述第四晶体管的栅极连接，所述第四晶体管的第一极作为所述上拉器件的第二端。可选地，所述上拉器件为电阻，所述电阻的一端作为所述上拉器件的第一端，所述电阻的另一端作为所述上拉器件的第二端。可选地，所述电阻的电阻值大于100KΩ。可选地，所述第一存储模块包括第五晶体管和第六晶体管；所述第五晶体管的栅极与所述写入模块连接，所述第五晶体管的第一极与所述电源电压端连接，所述第五晶体管的第二极与所述第二存储模块的输入端连接；所述第六晶体管的栅极与所述写入模块连接，所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的第二极与所述接地端连接。可选地，所述第二存储模块包括第七晶体管和第八晶体管；所述第七晶体管的栅极与所述第一存储模块的输出端连接，所述第七晶体管的第一极与所述电源电压端连接，所述第七晶体管的第二极与所述第一存储模块的输入端连接；所述第八晶体管的栅极与所述第一存储模块的输出端连接，所述第八晶体管的第一极与所述第七晶体管的第二极连接，所述第八晶体管的第二极与所述控制模块连接。本专利技术实施例还公开了一种多端口静态随机存储器，包括上述的存储单元。本专利技术实施例包括以下优点：通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，第一存储模块的输入端与第二存储模块的输出端连接，第一存储模块的输出端与第二存储模块的输入端连接，控制模块分别与电源电压端、接地端和第二存储模块连接，用于控制第二存储模块的输出端到接地端之间的通路的导通与断开；每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，用于向第一存储模块和第二存储模块写入存储数据，下拉模块分别与字线、接地端和控制模块连接，用于在字线输入的信号有效时，通过控制控制模块，以断开第二存储模块的输出端到接地端之间的通路。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，从而降低了写入操作导致的功耗；且当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，避免接地端的下拉作用导致存储数据写入失败，从而增加写入操作的可靠性，降低写入难度。附图说明图1示出了现有的存储单元的电路图；图2示出了本专利技术实施例的一种存储单元的结构示意图；图3示出了本专利技术实施例的一种存储单元的电路图；图4示出了本专利技术实施例的另一种存储单元的电路图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。实施例一参照图2，示出了本专利技术实施例的一种存储单元的结构示意图。本专利技术实施例提供了一种存储单元，包括：存储电路21和多个写入电路22。其中，存储电路21包括第一存储模块211、第二存储模块212和控制模块213；第一存储模块211的输入端与第二存储模块212的输出端连接，第一存储模块211的输出端与第二存储模块212的输入端连接；控制模块213分别与电源电压端VDD、接地端GND和第二存储模块212连接，用于控制第二存储模块212的输出端到接地端GND之间的通路的导通与断开。每个写入电路22均包括写入模块221和下拉模块本文档来自技高网...

【技术保护点】
1.一种存储单元，其特征在于，包括：存储电路和多个写入电路；其中，/n所述存储电路包括第一存储模块、第二存储模块和控制模块；所述第一存储模块的输入端与所述第二存储模块的输出端连接，所述第一存储模块的输出端与所述第二存储模块的输入端连接；所述控制模块分别与电源电压端、接地端和所述第二存储模块连接，用于控制所述第二存储模块的输出端到所述接地端之间的通路的导通与断开；/n每个写入电路均包括写入模块和下拉模块；所述写入模块分别与字线、位线和所述第一存储模块的输入端连接，用于向所述第一存储模块和所述第二存储模块写入存储数据；所述下拉模块分别与所述字线、所述接地端和所述控制模块连接，用于在所述字线输入的信号有效时，通过控制所述控制模块，以断开所述第二存储模块的输出端到所述接地端之间的通路。/n

【技术特征摘要】
1.一种存储单元，其特征在于，包括：存储电路和多个写入电路；其中，
所述存储电路包括第一存储模块、第二存储模块和控制模块；所述第一存储模块的输入端与所述第二存储模块的输出端连接，所述第一存储模块的输出端与所述第二存储模块的输入端连接；所述控制模块分别与电源电压端、接地端和所述第二存储模块连接，用于控制所述第二存储模块的输出端到所述接地端之间的通路的导通与断开；
每个写入电路均包括写入模块和下拉模块；所述写入模块分别与字线、位线和所述第一存储模块的输入端连接，用于向所述第一存储模块和所述第二存储模块写入存储数据；所述下拉模块分别与所述字线、所述接地端和所述控制模块连接，用于在所述字线输入的信号有效时，通过控制所述控制模块，以断开所述第二存储模块的输出端到所述接地端之间的通路。


2.根据权利要求1所述的存储单元，其特征在于，所述写入模块包括第一晶体管，所述第一晶体管的栅极与所述字线连接，所述第一晶体管的第一极与所述位线连接，所述第一晶体管的第二极与所述第一存储模块的输入端连接。


3.根据权利要求1所述的存储单元，其特征在于，所述下拉模块包括第二晶体管，所述第二晶体管的栅极与所述字线连接，所述第二晶体管的第一极与所述控制模块连接，所述第二晶体管的第二极与所述接地端连接。


4.根据权利要求1所述的存储单元，其特征在于，所述控制模块包括上拉器件和第三晶体管；
所述上拉器件的第一端与所述下拉模块连接，所述上拉器件的第二端与所述电源电压端连接；
所述第三晶体管的栅极与所述上拉器件的第一端连接，所述第三晶体管的第一极与所述第二存储模块连接，所述第三晶体管的第二极与所述...

【专利技术属性】
技术研发人员：丁健平，王丽娜，钟石强，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京;11