存储单元读取电路制造技术

本发明专利技术提供一种存储单元读取电路，包括：存储单元、NMOS晶体管及PMOS晶体管，其中，所述存储单元一端与位线连接，所述位线连接至一电流源，所述电流源用于产生读电流，所述存储单元另一端与字线控制电路连接；所述NMOS晶体管的栅极与所述位线连接，所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极与所述PMOS晶体管的漏极连接，作为数据输出端；所述PMOS晶体管的栅极输入预充电控制信号，所述PMOS晶体管的源极输入预充电电压信号。本发明专利技术能够提高存储单元的数据读取速度。

Memory unit reading circuit

【技术实现步骤摘要】
存储单元读取电路
本专利技术涉及存储器
，尤其涉及一种存储单元读取电路。
技术介绍
传统磁存储器(MagneticRandomAccessMemory，简称MRAM)的存储单元的核心部分是磁隧道结MTJ，MTJ是一个由多层膜组成的两端口结构器件，其核心部分主要由三层薄膜组成，两个铁磁层被一个隧穿势垒层分隔开，其中一个铁磁层的磁化方向是固定不变的，被称为固定层或者参考层，另一个铁磁层的磁化方向可以改变，被称为自由层，自由层的磁化方向可以与参考层的磁化方向平行(Parallel，简称P)或者与参考层的磁化方向反平行(Anti-Parallel，简称AP)。当两个铁磁层的磁化方向平行时，MTJ呈现低阻态，记为Rp，反之，当两个铁磁层的磁化方向反平行时，MTJ呈现高阻态，记为Rap。这两种截然不同的电阻状态在信息存储的时候可以分别用来表征二进制数据“0”和“1”。现有的MRAM存储单元的读取电路，如图1所示，虚线框表示一个MRAM存储单元，通常对要读取的存储单元和参考单元(参考单元的阻值取1/2*(Rp+Rap))施加相同的读电压Vr，二者输出的读电流分别输入灵敏放大器SA的两个输入端，通过灵敏放大器SA进行比较从而识别出MRAM存储单元的高阻态或者低阻态。在实现本专利技术的过程中，专利技术人发现现有技术中至少存在如下技术问题：由于MTJ的电阻较高，读电流相对较小，通过灵敏放大器读取阻态时，读取速度较慢。
技术实现思路
为解决上述问题，本专利技术提供一种存储单元读取电路，能够提高存储单元的数据读取速度。本专利技术提供一种存储单元读取电路，包括：存储单元、NMOS晶体管及PMOS晶体管，其中，所述存储单元一端与位线连接，所述位线连接至一电流源，所述电流源用于产生读电流，所述存储单元另一端与字线控制电路相连接；所述NMOS晶体管的栅极与所述位线连接，所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极与所述PMOS晶体管的漏极连接，作为数据输出端；所述PMOS晶体管的栅极输入预充电控制信号，所述PMOS晶体管的源极输入预充电电压信号。可选地，所述NMOS晶体管的体电压可调节，具有可变的导通阈值电压。可选地，还包括温度补偿电路，所述温度补偿电路的输出端连接至所述NMOS晶体管的衬底，所述温度补偿电路用于调节所述NMOS晶体管的体电压，以改变所述NMOS晶体管的导通阈值电压。可选地，所述NMOS晶体管为长沟道器件。可选地，所述NMOS晶体管的结构采用平面MOSFET结构或者FINFET结构。可选地，还包括滤波电容，所述滤波电容连接在所述数据输出端和地之间。可选地，所述存储单元为MRAM存储单元、阻变存储单元或者相变存储单元。本专利技术提供的存储单元读取电路，只需要利用NMOS晶体管和PMOS晶体管就能读取存储单元的阻值，能够提高数据读取速度，并且省掉了灵敏放大器和参考单元，简化了电路结构，同时也避免了由于参考单元的分布产生的读操作错误。附图说明图1为现有的存储单元读取电路的结构示意图；图2为本专利技术的存储单元读取电路的一个实施例的结构示意图；图3为本专利技术的存储单元读取电路的另一个实施例的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种存储单元读取电路，如图2所示，所述电路包括：存储单元、NMOS晶体管NM1及PMOS晶体管PM1，其中，存储单元一端与位线BL连接，位线BL连接至一个电流源，该电流源用于产生读操作需要的读电流Iread，存储单元的另一端与字线控制电路连接，字线控制电路一般选择NMOS晶体管，NMOS管的栅极与字线连接，漏极与存储单元连接，源极接地；NM1的栅极与位线BL连接，NM1的源极接地，NM1的漏极与PM1的漏极相连接，作为数据输出端，输出信号Vout，PM1的栅极输入预充电控制信号PRE_N，PM1的源极输入预充电电压信号VPRE。通过上述存储单元读取电路，在读操作之前，输入的预充电控制信号PRE_N为低电平，使PMOS晶体管PM1导通，数据输出端Vout被充电至预充电电压VPRE；此时字线控制电路关断，读电流Iread为零，位线BL上的电压Vin为零，NMOS晶体管NM1关断。在读操作时，先将预充电控制信号PRE_N拉高，使PMOS晶体管PM1关断，再打开字线控制电路，会使读电流Iread流过存储单元，此时Vin的电压只取决于存储单元的阻值。NMOS晶体管NM1在Vin的作用下导通或者关断，从而Vout输出为高电平或低电平。根据Vout的电平状态即可反推出存储单元是低阻态还是高阻态。具体地，当存储单元为高阻态时，Vin为高电压且大于NM1的导通阈值电压Vth，NM1导通，此时Vout输出为低电平，记为逻辑“0”；当存储单元为低阻态时，Vin为低电压且小于NM1的导通阈值电压Vth，NM1关断，此时Vout输出为高电平，记为逻辑“1”。存储单元的阻态与Vout的电平状态之间的对应关系参见下表：存储单元阻态Vout电平高阻态低电平低阻态高电平因此，本专利技术实施例提供的存储单元读取电路，只需要利用NMOS晶体管和PMOS晶体管就能读取存储单元的阻值，而NMOS晶体管和PMOS晶体管的通断速度非常快，能够提高数据读取速度，并且省掉了灵敏放大器和参考单元，简化了电路结构，同时也避免了由于参考单元的分布产生的读操作错误。进一步地，由于NMOS晶体管的导通阈值电压Vth受温度的影响较大，影响读取数据的准确性。为了减小温度对NMOS晶体管导通阈值电压Vth的影响，如图3所示，NM1采用体电压可调节的NMOS晶体管，其具有可变的导通阈值电压，通过调节体电压来调整导通阈值电压。对应地，存储单元读取电路中加入了温度补偿电路，温度补偿电路的输出端连接至NM1的衬底，用于调节NM1的体电压Vbb，从而通过NMOS晶体管的衬偏效应来调节NM1的导通阈值电压Vth，减小温度对Vth的影响。进一步地，本专利技术实施例中的NMOS晶体管采用深井工艺器件，以使体电压可调节。同时，NMOS晶体管为长沟道器件，采用长沟道器件可以使导通阈值电压Vth随工艺变化较小。而NMOS晶体管的结构可以采用平面MOSFET结构，也可以采用FINFET结构。如图3所示，为了减小Vout的波动，存储单元读取电路可以在Vout和地之间加入滤波电容C1，使Vout更加平滑。需要说明的是，图3中存储单元采用了MRAM存储单元，包括磁隧道结MTJ，在本文档来自技高网...

【技术保护点】
1.一种存储单元读取电路，其特征在于，包括：存储单元、NMOS晶体管及PMOS晶体管，其中，/n所述存储单元一端与位线连接，所述位线连接至一电流源，所述电流源用于产生读电流，所述存储单元另一端与字线控制电路连接；/n所述NMOS晶体管的栅极与所述位线连接，所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极与所述PMOS晶体管的漏极连接，作为数据输出端；/n所述PMOS晶体管的栅极输入预充电控制信号，所述PMOS晶体管的源极输入预充电电压信号。/n

【技术特征摘要】
1.一种存储单元读取电路，其特征在于，包括：存储单元、NMOS晶体管及PMOS晶体管，其中，
所述存储单元一端与位线连接，所述位线连接至一电流源，所述电流源用于产生读电流，所述存储单元另一端与字线控制电路连接；
所述NMOS晶体管的栅极与所述位线连接，所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极与所述PMOS晶体管的漏极连接，作为数据输出端；
所述PMOS晶体管的栅极输入预充电控制信号，所述PMOS晶体管的源极输入预充电电压信号。


2.根据权利要求1所述的存储单元读取电路，其特征在于，所述NMOS晶体管的体电压可调节，具有可变的导通阈值电压。


3.根据权利要求2所述的存储单元读取电路，其特征在于，还包括温度补...

【专利技术属性】
技术研发人员：简红，蒋信，熊保玉，
申请(专利权)人：中电海康集团有限公司，
类型：发明
国别省市：浙江;33