多相位时钟生成制造技术

揭示了涉及用于高速I/O电路(100)的多相位时钟生成器(174，184)和数据采样器(142，156)的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线(图2：202a,b)的多相位时钟生成器(174)，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号(图2：CLK0‑9)。多相位时钟生成器(图2：200)还包括被配置用于至少部分基于沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号(图2：CLK0,5和TCLK0,5)的上升边缘和下降边缘来控制延迟线的控制电路(图2：204)。

Multiphase clock generation

【技术实现步骤摘要】
【国外来华专利技术】多相位时钟生成
本申请涉及时钟生成器，尤其涉及用于高速I/O电路的多相位时钟生成器。
技术介绍
用于以高速将大量数据在短距离上进行传输的高速I/O(输入/输出)数据电路可能遭受各种性能问题。例如，针对许多常用I/O接口的规范可能是通用目的设计，其试图符合宽范围的设计约束，并且不是对于任何一个设计最优的。此外，利用基于分组的通信的I/O数据电路可能具有大存储器需求并且可能伴有显著的等待时间惩罚。
技术实现思路
揭示了涉及用于高速I/O电路的多相位时钟生成器的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线的多相位时钟生成器，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号。该多相位时钟生成器进一步包括控制电路，该控制电路配置用于至少部分基于在沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升边缘和下降边缘来控制延迟线。提供本概述以便以简化的形式介绍以下在详细描述中进一步描述的一些概念。本概述并不旨在标识所要求保护主题的关键特征或必要特征，也不旨在用于限制所要求保护主题的范围。此外，所要求保护的主题不限于解决在本公开的任一部分中所提及的任何或所有缺点的实现。附图说明图1示出了示例高速I/O数据系统的框图。图2示出了包括用于生成多相位时钟信号的延迟锁定环的示例多相位时钟生成器的框图。图3示出了图2的多相位时钟生成器的示例延迟元件。图4示出了图2的多相位时钟生成器的用于将延迟元件的输出进行反相的示例反相器。图5示出图2的相位检测和电荷泵块的示例。图6示出图2的输入缓冲器和交叉控制块的示例。图7示出了用于图2的延迟元件的示例电路图。图8示出了用于图6的交叉块电路的示例电路图。图9示出了用于图6的交叉控制块的示例电路图。图10示出图5的相位检测和电流泵块的示例电路图。图11示出了用于图10的相位检测电路的示例电路图。具体实施方式为了维持同步同时在各电子组件(例如，片上系统[SoC]元件、处理核，等)之间传输信号，时钟信号可在各电子组件之间被传递。与锁相环(PLL)或注入锁定振荡器(ILO)相反，延迟锁定环(DLL)可提供增强的抖动跟踪性能和更低的自生成抖动，因为DLL沿着延迟元件的线传播输入信号且不随时间积聚或集成输入信号抖动。因此，揭示了涉及使用DLL电路来生成用于在I/O系统的接收器侧处的数据采样器的多相位时钟信号的各示例。此外，由于来自DLL的输入时钟信号中的相位间距误差的最小化相比于用PLL而言复杂得多，揭示了测量在电压受控延迟线处的上升和下降信号两者以便至少减少或最小化相位间距误差的各示例。在讨论示例DLL电路之前，参考图1描述示例高速I/O数据系统100。系统100包括具有数据电路110和时钟电路112的第一芯片104，和具有数据电路124和时钟电路126的第二芯片106。要理解芯片104和106可代表任何合适的电组件，诸如微芯片、处理核，以及其它电路元件。数据电路110包括数据串行化器和输出驱动器116，且数据电路124也包括数据串行化器和输出驱动器130。第一芯片104的数据电路110和时钟电路112，以及第二芯片106的数据电路124和时钟电路126通过数据信道136、138和140形成片到片I/O数据接口。系统100包括用于在第一数据电路110的数据串行化器和输出驱动器116和第二数据电路124的数据串行化器和输出驱动器130之间进行数据通信的数据信道136。数据信道136可被实现为双向数据信道，或可具有任何其它合适的实现。系统100包括用于在第一芯片104和第二芯片106之间传输时钟信号的单向时钟数据信道138和140。第一芯片104的数据电路110还包括采样器142、发射机时钟相位内插器144、接收机时钟相位内插器146、发射机时钟分发148，以及接收机时钟分发150。数据电路110还包括写时钟模块152和读时钟模块154。类似地，第二芯片106的数据电路124包括采样器156、发射机时钟相位内插器158、接收机时钟相位内插器160、发射机时钟分发162，以及接收机时钟分发164。数据电路124还包括写时钟模块166和读时钟模块168。接收机时钟分发150和164通过接收机时钟相位内插器146和160向采样器142和156提供多相位时钟信号，以允许跨信道136被接收的数据信号的采样。用于生成多相位时钟信号的电路的各示例将在下文中更详细描述。第一芯片104的时钟电路112被配置来经由复用器172从时钟电路126接收时钟信号，并通过延迟锁定环(RXDLL)174，来从所接收到的时钟信号生成多相位时钟信号。复用器，诸如复用器172，可被用于各电路供生产测试和/或用于任务模式操作。复用器允许使用(例如，耦合到信道138的时钟)本地地生成的传输时钟来代替(例如，经由信道140)进入接收时钟。由RXDLL174生成的多相位时钟信号接着经由接收机时钟分发150和接收机时钟相位内插器146被提供给采样器142。所示出的时钟电路112还包括：包括从参考时钟178接收时钟数据的发射机锁相环(TXPLL)176、时钟相位内插器180，以及上述数据串行化器和输出驱动器120的数据传输时钟生成器。时钟电路112通过信道138和140与时钟电路126对接。如上所述，第二芯片106的数据电路124与第一芯片104的数据电路110对称。类似地，第二芯片106的时钟电路126与第一芯片104的时钟电路112对称。因此，第二芯片106的时钟电路126包括包含复用器182和DLL184的接收机时钟电路，以通过接收机时钟分发164和接收机时钟相位内插器160来生成用于采样器156的多相位时钟信号。时钟电路126还包括：包括接收参考时钟输入188的发射机锁相环(PLL)186、相位内插器190，以及数据串行化器和输出驱动器134的发射机时钟电路，以提供用于数据传输的时钟信号。如上所述，至少部分基于跨信道138和/或140接收的时钟信号使用PLL或ILO以生成用于数据采样器的多相位接收机时钟信号在抖动跟踪和其它问题方面可能经受困难。相反，使用DLL174和184可提供更好的抖动跟踪性能。然而，使用DLL在各时钟信号之间精确地控制相位间距相比使用PLL或ILO可能更困难。因此，图2示出了适合用作用于生成多相位时钟信号的DLL174和184的示例延迟锁定环(DLL)。在此，所描绘的DLL在本文中还可以被称为多相位时钟生成器200。多相位时钟生成器200包括一条或多条延迟线，在图2中示为延迟线202a和延迟线202b。尽管示出两条延迟线，其它实现可利用不同数量的延迟线。每条延迟线具有多个延迟元件，针对两条线一并示出为块S2-S9和NS2-NS9，并被配置来输出具有相比于输入时钟信号的相位而言不同相位的多个输出时钟信号。延迟线202a和202b在电并联路径中被安排并包括延迟元件的互补对本文档来自技高网...

【技术保护点】
1.一种多相位时钟设备，包括：/n具有多个延迟元件的第一延迟线，所述第一延迟线被配置来接收第一输入时钟信号并向采样器电路输出具有相比于所述第一输入时钟信号的相位而言不同相位的第一多个输出时钟信号；/n具有多个延迟元件的第二延迟线，所述第二延迟线被配置来接收第二输入时钟信号并向采样器电路输出具有相比于所述第二输入时钟信号的相位而言不同相位的第二多个输出时钟信号；/n控制电路，所述控制电路配置用于至少部分基于所述第一多个输出时钟信号的至少一个输出时钟信号和所述第二多个输出时钟信号的至少一个输出时钟信号的上升或下降边缘来控制诸延迟线；以及/n通信地耦合到所述诸延迟线的交叉控制模块，所述交叉控制模块被配置来从时钟信号源接收时钟信号，确定互补时钟输入信号中的交叉误差，并使用所述交叉误差来生成用于所述诸延迟线的所述输入时钟信号。/n

【技术特征摘要】
【国外来华专利技术】20140903 US 14/476,6271.一种多相位时钟设备，包括：
具有多个延迟元件的第一延迟线，所述第一延迟线被配置来接收第一输入时钟信号并向采样器电路输出具有相比于所述第一输入时钟信号的相位而言不同相位的第一多个输出时钟信号；
具有多个延迟元件的第二延迟线，所述第二延迟线被配置来接收第二输入时钟信号并向采样器电路输出具有相比于所述第二输入时钟信号的相位而言不同相位的第二多个输出时钟信号；
控制电路，所述控制电路配置用于至少部分基于所述第一多个输出时钟信号的至少一个输出时钟信号和所述第二多个输出时钟信号的至少一个输出时钟信号的上升或下降边缘来控制诸延迟线；以及
通信地耦合到所述诸延迟线的交叉控制模块，所述交叉控制模块被配置来从时钟信号源接收时钟信号，确定互补时钟输入信号中的交叉误差，并使用所述交叉误差来生成用于所述诸延迟线的所述输入时钟信号。


2.如权利要求1所述的设备，其特征在于，所述第二输入时钟信号是所述第一输入时钟信号的互补信号。


3.如权利要求2所述的设备，其特征在于，所述第一延迟线和所述第二延迟线被安排在电并联的路径中并包括延迟元件的互补对。


4.如权利要求3所述的设备，其特征在于，所述延迟元件的每个互补对包括通信地相互耦合的两个电并联延迟元件。


5.如权利要求1所述的设备，其特征在于，所述交叉控制模块被配置来接收来自所述多个延迟元件的第一延迟元件和第二延迟元件的输出信号，所述第二延迟元件与所述第一延迟元件互补，并利用来自所述第一延迟元件和所述第二延迟元件的输出信号的信号交叉点来确定互补时钟输入信号中的交叉误差。


6.如权利要求5所述的设备，其特征在于，所述信号交叉点是第一信号交叉点，并且其中所述交叉控制模块被进一步配置来将第二信号交叉点用于从所述多个延迟元件的第三延迟元件和第四延迟元件接收到的输出信号，所述第四延迟元件与所述第三延迟元件互补。


7.如权利要求6所述的设备，其特征在于，所述交叉控制模块被配置来在所述第一信号交叉点不同于所述第二信号交叉点时改变控制信号电压，并在所述第一信号交叉点基本上等于所述第二信号交叉点时提供稳定状态控制信号电压。


8.如权利要求1所述的设备，其特征在于，所述控制电路被配置来至少部分基于延迟线输出时钟信号的上升和下降边缘来控制所述诸延迟线。


9.如权利要求1所述的设备，其特征在于，所述设备被配置来向采样器电路提供所述多个输出时钟信号。


10.一种多相位时钟设备，包括：
具有第一多个延迟元件的第一延迟线；
具有第二多个延迟元件的第二延迟线，所述第一延迟线和所述第二延迟线在电并联路径中并形成延迟元件对；以及
电耦合到所述第一延迟线和所述第二延迟线并被配置用于以下的模块：...

【专利技术属性】
技术研发人员：A·S·费德勒，
申请(专利权)人：微软技术许可有限责任公司，
类型：发明
国别省市：美国;US