叠层集成电路制造技术

本实用新型专利技术提供了一种叠层集成电路，属于集成电路技术领域。包括封装基板上设置有多个焊盘和多层封装层，封装层内设有集成电路芯片；最底层的集成电路芯片的上表面引出有引脚，其他各层集成电路芯片的上表面和下表面均引出有引脚；引脚连接有引出端子，相邻两层集成电路芯片通过引出端子对应连接；最上层的集成电路芯片引出有多个与焊盘对应的引出端子分别通过布线连接对应的焊盘。本实用新型专利技术利用叠层封装，减小封装体积，增强封装的灵活性；相邻两层封装层通过引脚和引出端子连接，避免了引线摆动塌陷，利用封装体侧表面的引出端子进行线路再分布，增加了布线的灵活性；降低了引线互连密度，保证引线拉力强度，提高了产品可靠性的叠层集成电路。

Stacked integrated circuit

【技术实现步骤摘要】
叠层集成电路
本技术涉及集成电路
，具体涉及一种降低了引线互连密度，保证了引线拉力强度，提高了产品可靠性的叠层集成电路。
技术介绍
SIP微型计算机系统芯片是一种具有大容量存储及多种外设接口的计算机系统芯片；其内部不仅可集成微处理器、大容量的SRAM、FLASH或SDRAM，而且还可集成UART、GPIO、I2C、SPI、网络等多种外围接口，使之构成一个功能强大的计算机系统。在芯片设计时，一般情况下按照系统各部分的功能，将系统划分为处理器层、存储器层、外设接口层等。各层在垂直方向上进行堆叠，再将各层之间需要连接的信号互连起来，最终构成一个完整的计算机系统模块。在实际封装设计时，需要根据芯片物理尺寸建立芯片叠层模型，多层芯片间的逻辑关系往往比较复杂。为了实现这些互连关系，一般需要将芯片的电极互连到基板上，然后在基板内进行多层引脚，完成电气连接。进行叠层时，上下层的芯片均为细间距的电极分布，导致芯片在同方向上的引线键合密度过高。目前，细间距引线键合技术和金丝材料制造工艺日益成熟，使得封装内多层引线引脚能力和互连密度大幅提高。但是过高的互连密度，易出现引线短路(特别在随机振动条件下)，降低产品的可靠性。在三维封装发展趋势的推动下，出现了低弧度健合、叠层键合引线上芯片键合、外悬芯片键合、双面键合等新技术。但是，这些键合技术共同的难点是受到跨距的限制而无法进行长距离的键合。在叠层方案设计中，往往出现底层芯片相对于上层芯片(如FLASH芯片)的外形尺寸差异过大，致使从上层芯片的电极键合到基板或下层芯片焊盘上的引线过长。引线跨距增大不仅会使引线拉力强度降低，还可能会产生引线摆动(WireSway)塌陷(WireSagging)等缺陷。
技术实现思路
本技术的目的在于提供一种降低了引线互连密度，保证引线拉力强度，提高了产品可靠性的叠层集成电路，以解决上述
技术介绍
中的至少一个技术问题。为了实现上述目的，本技术提供如下技术方案：本技术提供的一种叠层集成电路，包括封装基板，所述封装基板上设置有多个焊盘，在所述封装基板上设置有多层封装层，每一层所述封装层内设有集成电路芯片；最底层的所述封装层上设有容纳集成电路芯片的凹槽，最底层的所述集成电路芯片的上表面引出有引脚；除最底层的所述封装层外，其他各层上的所述集成电路芯片的上表面和下表面均引出有引脚；所述引脚上连接有引出端子，相邻的两层所述封装层上的所述集成电路芯片通过所述引出端子对应连接；最上层的所述封装层上的所述集成电路芯片引出有多个与所述焊盘对应的引出端子，并分别通过布线连接对应的所述焊盘。优选的，相邻的两层封装层之间设有绝缘层。优选的，连接相邻的两层所述封装层上的所述集成电路芯片的引出端子露出所述绝缘层。优选的，最上层的所述封装层的上表面设有绝缘层。优选的，最上层的所述封装层上的所述引出端子设在封装体的侧面。优选的，所述绝缘层为环氧树脂材料。优选的，最底层的所述封装层覆盖所述焊盘的一部分。本技术有益效果：利用叠层封装，减小封装体积，增强封装的灵活性；相邻两层封装层通过引脚和引出端子连接，避免了引线摆动塌陷，利用封装体侧表面的引出端子进行线路再分布，增加了布线的灵活性；降低了引线互连密度，保证引线拉力强度，提高了产品可靠性的叠层集成电路。本技术附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本技术的实践了解到。附图说明为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本技术实施例所述的叠层集成电路结构图。其中：1-封装基板；2-焊盘；3-封装层；4-引脚；5-布线；6-引出端子；7-集成电路芯片；8-绝缘层。具体实施方式下面详细叙述本技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过附图描述的实施方式是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。本
技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本技术所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。本
技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件和/或它们的组。在本专利的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利的限制。在本专利的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“设置”应做广义理解，例如，可以是固定相连、设置，也可以是可拆卸连接、设置，或一体地连接、设置。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利中的具体含义。为便于理解本技术，下面结合附图以具体实施例对本技术作进一步解释说明，且具体实施例并不构成对本技术实施例的限定。本领域技术人员应该理解，附图只是实施例的示意图，附图中的部件并不一定是实施本技术所必须的。实施例如图1所示，本技术实施例提供一种叠层集成电路，包括封装基板1，所述封装基板1上设置有多个焊盘2，在所述封装基板1上设置有多层封装层3，每一层所述封装层3内设有集成电路芯片7；最底层的所述封装层3上设有容纳集成电路芯片7的凹槽，最底层的所述集成电路芯片7的上表面引出有引脚4；除最底层的所述封装层3外，其他各层上的所述集成电路芯片7的上表面和下表面均引出有引脚4；所述引脚4上连接有引出端子6，相邻的两层所述封装层3上的所述集成电路芯片7通过所述引出端子6对应连接；最上层的所述封装层3上的所述集成电路芯片7引出有多个与所述焊盘2对应的引出端子6，并分别通过布线5连接对应的所述焊盘2。在本技术的一个具体实施例中，相邻的两层封装层3之间设有绝缘层8。在本技术的一个具体实施例中，连接相邻本文档来自技高网...

【技术保护点】
1.一种叠层集成电路，其特征在于：包括封装基板(1)，所述封装基板(1)上设置有多个焊盘(2)，在所述封装基板(1)上设置有多层封装层(3)，每一层所述封装层(3)内设有集成电路芯片(7)；/n最底层的所述封装层(3)上设有容纳集成电路芯片(7)的凹槽，最底层的所述集成电路芯片(7)的上表面引出有引脚(4)；/n除最底层的所述封装层(3)外，其他各层上的所述集成电路芯片(7)的上表面和下表面均引出有引脚(4)；/n所述引脚(4)上连接有引出端子(6)，相邻的两层所述封装层(3)上的所述集成电路芯片(7)通过所述引出端子(6)对应连接；/n最上层的所述封装层(3)上的所述集成电路芯片(7)引出有多个与所述焊盘(2)对应的引出端子(6)，并分别通过布线(5)连接对应的所述焊盘(2)。/n

【技术特征摘要】
1.一种叠层集成电路，其特征在于：包括封装基板(1)，所述封装基板(1)上设置有多个焊盘(2)，在所述封装基板(1)上设置有多层封装层(3)，每一层所述封装层(3)内设有集成电路芯片(7)；
最底层的所述封装层(3)上设有容纳集成电路芯片(7)的凹槽，最底层的所述集成电路芯片(7)的上表面引出有引脚(4)；
除最底层的所述封装层(3)外，其他各层上的所述集成电路芯片(7)的上表面和下表面均引出有引脚(4)；
所述引脚(4)上连接有引出端子(6)，相邻的两层所述封装层(3)上的所述集成电路芯片(7)通过所述引出端子(6)对应连接；
最上层的所述封装层(3)上的所述集成电路芯片(7)引出有多个与所述焊盘(2)对应的引出端子(6)，并分别通过布线(5)连接对应的所述焊盘(2)。


2.根据权利要求1...

【专利技术属性】
技术研发人员：顾瑞娟，
申请(专利权)人：国科赛思北京科技有限公司，
类型：新型
国别省市：北京;11