抗老化装置制造方法及图纸

提供了一种装置，该装置包括：相同导电类型的晶体管的堆叠，该堆叠包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联耦合并具有公共节点；和相同导电类型的反馈晶体管，耦合到该公共节点和该堆叠中的第一晶体管的栅极端子。

Anti-aging device

【技术实现步骤摘要】
【国外来华专利技术】抗老化装置优先权要求本申请要求2017年7月14日提交的题为“AGINGTOLERANTAPPARATUS”的美国专利申请No.15/650,271的优先权，并且通过引用整体合并于此。
技术介绍
与在平面技术中开发的晶体管相比，在FinFET(鳍式场效应晶体管)技术中开发的互补金属氧化物半导体(CMOS)晶体管通常遭受增强的老化劣化。数字电路性能因老化而以两种方式劣化：(1)功能劣化，这是由于老化电路在使用期(lifetime)中停止工作或显著劣化；以及(2)器件失效，这是由于过度的老化触发了晶体管的不可逆转的电介质击穿，导致对应电路瞬时失效。由于老化与电压成指数关系，因此在晶体管暴露于超过CMOS器件工作限制的电压的情况下，数字电路会老化。内部节点暴露于超过器件目标限制的电压的数字电路拓扑之一是堆叠晶体管配置。附图说明通过以下给出的具体实施方式和本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，具体实施方式和附图不应当被解释为将本公开限制到特定的实施例，而是仅用于说明和理解。图1A示出了堆叠电路配置。图1B示出了当堆叠中的一晶体管截止时的堆叠电路配置，这可能导致该晶体管过度老化和失效。图2示出了根据本公开的一些实施例的具有抗老化装置的堆叠电路配置。图3示出了根据本公开的一些实施例的具有抗老化装置的“N”堆叠电路配置。图4A示出了遭受老化失效的NAND逻辑门电路。图4B示出了根据本公开的一些实施例的具有抗老化装置的NAND逻辑门电路。图5示出了根据本公开的一些实施例的比较图4A-B的NAND逻辑门电路的瞬态行为的一组曲线图。图6示出了根据本公开的一些实施例的比较经过多年的图4A-B的NAND逻辑门电路的瞬态行为的一组曲线图。图7示出了根据一些实施例的示出环形振荡器(RO)频率劣化与使用期的关系的曲线图。图8示出了根据一些实施例的示出图1A和图2的晶体管MN2的驱动电流劣化的曲线图。图9示出了根据本公开的一些实施例的抗老化NOR逻辑门电路。图10示出了根据本公开的一些实施例的抗老化选择电路。图11示出了根据本公开的一些实施例的抗老化多路复用器电路。图12示出了根据本公开的一些实施例的具有抗老化装置的智能设备或计算机系统或SoC(片上系统)。具体实施方式一些实施例描述了一种抗老化电路，该抗老化电路将高阻抗节点钳位到良好定义的固定电压。一些实施例将抗老化电路技术用于“N”个堆叠晶体管，并且该技术也适用于使用堆叠n型和p型器件的所有数字电路。一些实施例确保了在晶体管堆叠中的中间节点处的信号受到噪声和/或耦合的影响的情况下，存在替代的充电/放电路径以将该节点上的电压钳位到规定的电压。存在各个实施例的许多技术效果。例如，一些实施例的抗老化电路或装置通过将所有受影响的内部节点钳位到规定的电压电平，来防止器件工作电压超过堆叠n型晶体管和/或p型晶体管配置的工艺所指定的电压。一些实施例的抗老化电路或装置避免了晶体管、数字电路的过度劣化以及电路故障。在一些实施例中，对于使用晶体管堆叠的环形振荡器(RO)电路，具有抗老化电路的频率劣化可以比不具有抗老化电路的频率劣化低得多。例如，不具有抗老化电路的RO的频率劣化在10年内可能是45％，而在具有抗老化电路的情况下，在10年内可能是14％。在另一示例中，用于RO的驱动电流减少可以比不具有抗老化电路的情况低得多。例如，对于堆叠式RO，在不使用抗老化电路的情况下，10年后的驱动电流减少可能是80％，而对于相同时期，在具有抗老化电路的情况下，驱动电流减少是28％。根据各种实施例和附图，其他技术效果将是显而易见的。在以下描述中，讨论了许多细节以提供对本公开的实施例的更彻底的解释。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图的形式而不是详细地示出公知的结构和设备，以避免掩盖本公开的实施例。注意，在实施例的对应附图中，用线条表示信号。一些线条可能更粗，以指示更多的组成信号路径，和/或在一个或多个末端具有箭头，以指示主要信息流向。这样的指示不旨在是限制性的。而是，将这些线条与一个或多个示例性实施例结合使用，以促进更容易理解电路或逻辑单元。如设计需要或偏好所指示的，任何表示的信号实际上可以包括一个或多个信号，该一个或多个信号可以沿任一方向传播，并且可以用任何合适类型的信号方案来实现。在整个说明书中以及在权利要求书中，术语“连接”是指直接连接，例如所连接的物体之间的电气连接、机械连接或磁性连接，而没有任何中间设备。术语“耦合”是指直接连接或间接连接，例如所连接的物体之间的直接电气连接、机械连接或磁性连接，或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”或“模块”可以指代被布置为彼此协作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”可以指代至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数形式。“在...中”的含义包括“在...中”和“在...上”。术语“缩放”通常指代将设计(原理图和版图)从一种工艺技术转换为另一种工艺技术，随后版图面积减小。术语“缩放”通常还指代缩小同一技术节点内的版图和器件。术语“缩放”还可以指代相对于另一参数(例如，电源电平)调整(例如，减慢或加速，即分别为缩小或放大)信号频率。术语“基本上”、“接近”、“近似”、“靠近”和“大约”通常指代在目标值的+/-10％以内。除非另外指明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象，这仅表示相同对象的不同实例正在被引用，而不是旨在暗示这样描述的对象在时间上、空间上、排序上或任何其他方式上必须是给定的顺序。为了本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有的话)仅用于描述目的，而不一定用于描述永久相对位置。为了本公开的目的，术语“自旋”和“磁矩”是等同使用的。更严格地讲，自旋的方向与磁矩的方向相反，并且粒子的电荷为负(例如，在电子的情况下)。为了实施例的目的，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其衍生物，其中，MOS晶体管包括漏极端子、源极端子、栅极端子和体端子。晶体管和/或MOS晶体管衍生物还包括三栅极(Tri-Gate)晶体管和FinFET晶体管、全包围栅极圆柱型晶体管、隧道FET(TFET)、方形导线或矩形带状晶体管、铁电FET(FeFET)或其他实现晶体管功能的器件，如碳纳米管或自旋电子器件。MOSFET对称的源极端子和漏极端子是相同的端子，在此可以互换使用。另一方面，TFET器件具有不对称的源极端子本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n相同导电类型的晶体管的堆叠，所述堆叠包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合并具有公共节点；和/n相同导电类型的反馈晶体管，耦合到所述公共节点和所述堆叠中的第一晶体管的栅极端子。/n

【技术特征摘要】
【国外来华专利技术】20170714 US 15/650,2711.一种装置，包括：
相同导电类型的晶体管的堆叠，所述堆叠包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合并具有公共节点；和
相同导电类型的反馈晶体管，耦合到所述公共节点和所述堆叠中的第一晶体管的栅极端子。


2.根据权利要求1所述的装置，其中，所述反馈晶体管包括耦合到所述堆叠中的第一晶体管的栅极端子。


3.根据前述权利要求中任一项所述的装置，其中，所述第一晶体管的栅极端子和所述第二晶体管的栅极端子是由两个单独的控制节点可控的。


4.根据前述权利要求中任一项所述的装置，其中，所述反馈晶体管的尺寸小于所述第一晶体管或所述第二晶体管中的一个。


5.一种装置，包括：
NAND门；和
反馈晶体管，耦合到所述NAND门的两个n型晶体管和所述NAND门的两个p型晶体管。


6.根据权利要求5所述的装置，其中，所述反馈晶体管的栅极端子耦合到所述NAND门的两个p型晶体管的漏极端子。


7.根据权利要求5所述的装置，其中，所述反馈晶体管耦合到所述两个n型晶体管之一的栅极端子。


8.根据权利要求5所述的装置，其中，所述反馈晶体管是n型晶体管。


9.根据权利要求5-8中任一项所述的装置，其中，所述反馈晶体管的栅极端子耦合到所述NAND门的输出。


10.根据权利要求5-9中任一项所述的装置，其中，所述反馈晶体管的尺寸小于所述两个n型晶体管中的一个。


11.一种装置，包括：
NOR门；和
反馈晶体管，耦合到所述NOR门的两个n型晶体管和所述NOR门的两个p型晶体管。


12.根据权利要求11所述的装置，其中，所述反馈晶体管的栅极端子耦合到所述NOR门的两个n型晶体管的漏极端子。

【专利技术属性】
技术研发人员：K·恩斯，D·内达尔格，V·德什潘德，L·海斯，A·K·斯里瓦斯塔瓦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US