半导体封装制造技术

一种半导体封装，包括：封装基板；多个外部连接，封装基板下方；主芯片，在封装基板上；至少一个从芯片，在主芯片上；多个第一凸块和多个第二凸块，在封装基板与主芯片之间；以及多根引线，将封装基板与至少一个从芯片相连。封装基板包括：多条第一路径，将多个第一凸块与多个外部连接相连；以及多条第二路径，将多个第二凸块与多根引线相连。封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。

Semiconductor package

【技术实现步骤摘要】
半导体封装相关申请的交叉引用本申请要求于2018年7月25日在韩国知识产权局提交的韩国专利申请第10-2018-0086767号的优先权，该申请的公开内容通过引用全部并入本文中。
本专利技术构思涉及半导体封装，更具体地，涉及包括多个半导体芯片的半导体封装。
技术介绍
为了实现更高密度的半导体封装，已经开发了包括多个堆叠的半导体芯片的半导体封装。多个半导体芯片可以通过引线或者通过硅通孔(TSV)彼此连接。此外，半导体芯片可以通过使用引线的引线接合方法或者使用凸块的倒装芯片接合方法来连接到封装基板。
技术实现思路
本专利技术构思提供了一种具有改善的信号完整性(SI)特性和/或更高成本竞争力的半导体封装。根据本专利技术构思的一方面，提供了一种半导体封装，包括：封装基板；多个外部连接，在所述封装基板下方；主芯片，在所述封装基板上；至少一个从芯片，在所述主芯片上；多个第一凸块和多个第二凸块，在所述封装基板和所述主芯片之间；以及多根引线，将所述封装基板和所述至少一个从芯片相连。封装基板包括：多条第一路径，将多个第一凸块与多个外部连接相连；以及多条第二路径，将多个第二凸块与多根引线相连。封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。根据本专利技术构思的一方面，提供了一种半导体封装，包括：封装基板，包括多个第一上焊盘、与所述多个第一上焊盘相连的多个下焊盘、多个第二上焊盘以及与所述多个第二上焊盘相连的多个第三上焊盘；多个外部连接，与所述封装基板的所述多个下焊盘相连；主芯片，在所述封装基板上；至少一个从芯片，在所述主芯片上；多个第一凸块，在所述封装基板的所述多个第一上焊盘与所述主芯片之间；多个第二凸块，在所述封装基板的所述多个第二上焊盘与所述主芯片之间；以及多根引线，将所述封装基板的所述多个第三上焊盘和所述至少一个从芯片相连，封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。根据本专利技术构思的一方面，提供了一种半导体封装，包括：封装基板；多个外部连接，封装基板下方；主芯片，在封装基板上；至少一个从芯片，在主芯片上；多个第一凸块和多个第二凸块，在封装基板与主芯片之间；以及多根引线，将封装基板和至少一个从芯片相连。封装基板包括接触所述多个第一凸块的多个第一上焊盘以及接触所述多个第二凸块和所述多根引线的多个第二上焊盘。附图说明根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：图1是示出了根据本专利技术构思的实施例的半导体封装的框图；图2是示出了根据本专利技术构思的实施例的半导体封装的截面图；图3是示出了根据本专利技术构思的实施例的主芯片和多个凸块的仰视图；图4是示出了根据本专利技术构思的实施例的封装基板的顶面的俯视图；图5是示出了根据本专利技术构思的实施例的封装基板的顶面的俯视图；图6是示出了根据本专利技术构思的实施例的主芯片和多个凸块的仰视图；图7是示出了根据本专利技术构思的实施例的封装基板的顶面的俯视图；图8是示出了根据本专利技术构思的实施例的半导体封装的截面图；图9是示出了根据本专利技术构思的实施例的半导体封装的截面图；图10是示出了根据本专利技术构思的实施例的封装基板的顶面的俯视图；以及图11是示出了根据本专利技术构思的实施例的封装基板的顶面的俯视图。具体实施方式图1是示出了根据本专利技术构思的实施例的半导体封装100的框图。参考图1，根据本专利技术构思的实施例的半导体封装100可以包括封装基板110、主芯片120和/或至少一个从芯片130。在图1中，半导体封装100被示为包括三个从芯片130。然而，半导体封装100中包括的从芯片130的数量可以变化。例如，半导体封装100可以包括一个或多个从芯片130。封装基板110可以包括用于将主芯片120与外部连接(未示出)相连的第一路径P1和用于将至少一个从芯片130与主芯片120相连的第二路径P2。主芯片120可以通过倒装芯片接合方法连接到封装基板110。主芯片120通过封装基板110的第一路径P1连接到外部连接，并且可以通过封装基板110的第二路径P2连接到至少一个从芯片130。至少一个从芯片130可以通过引线接合方法连接到封装基板110。至少一个从芯片130可以通过封装基板110的第二路径P2连接到主芯片120。在一个实施例中，第一路径P1和第二路径P2是用于电连接的路径。主芯片120和至少一个从芯片130中的每一个可以是存储器芯片。存储器芯片可以是例如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或者电阻性随机存取存储器(RRAM)芯片。主芯片120和至少一个从芯片130可以是相同类型的存储器芯片。例如，主芯片120和至少一个从芯片130都可以是DRAM芯片。图2是示出了根据本专利技术构思的实施例的半导体封装的截面图。参考图2，根据本专利技术构思的实施例的半导体封装100可以包括封装基板110、外部连接190、主芯片120、至少一个从芯片130、芯片粘合层160、多个凸块151和152、多根引线140和/或模制单元(例如，密封剂)180。封装基板110可以包括例如印刷电路板(PCB)或者柔性PCB(FPCB)。封装基板110可以包括基层114、多个第一上焊盘111、多个第二上焊盘112、多个第三上焊盘113、多个下焊盘115、多条第一路径P1和/或多条第二路径P2。多个第一上焊盘111、多个第二上焊盘112和多个第三上焊盘113可以布置在基层114的上部中，并且多个下焊盘115可以布置在基层114的下部中。多个第一上焊盘111可以与多个第一凸块151相连。多个第二上焊盘112可以与多个第二凸块152相连。多个第三上焊盘113可以与多根引线140相连。多个下焊盘115可以与多个外部连接190相连。多条第一路径P1可以将多个第一上焊盘111连接到多个下焊盘115。多条第二路径P2可以将多个第二上焊盘112连接到多个第三上焊盘113。基层114可以由环氧树脂、聚酯树脂、聚酰亚胺树脂或者这些树脂的组合形成。基层114可以由例如玻璃纤维环氧树脂复合材料形成。多个第一上焊盘111、多个第二上焊盘112、多个第三上焊盘113、多个下焊盘115、多条第一路径P1和/或多条第二路径P2可以由诸如铜(Cu)的导电材料形成。多个外部连接190可以将半导体封装100连接到外部电路。多个外部连接190可以布置在封装基板110的多个下焊盘115上。多个外部连接190可以由例如金(Au)、银(Ag)、Cu、镍(Ni)、锡(Sn)、铅(Pb)或者这些金属的组合形成。外部连接190可以包括例如焊球。根据联合电子器件工程委员会(JEDEC)标准，多个外部连接190可以布置在封装基板110的下表面上。JEDDEC标准是基本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：/n封装基板；/n多个外部连接，在所述封装基板下方；/n主芯片，在所述封装基板上；/n至少一个从芯片，在所述主芯片上；/n多个第一凸块和多个第二凸块，在所述封装基板和所述主芯片之间；以及/n多根引线，将所述封装基板与所述至少一个从芯片相连；/n其中所述封装基板包括：多条第一路径，将所述多个第一凸块与所述多个外部连接相连；以及多条第二路径，将所述多个第二凸块与所述多根引线相连，以及/n其中所述封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。/n

【技术特征摘要】
20180725 KR 10-2018-00867671.一种半导体封装，包括：
封装基板；
多个外部连接，在所述封装基板下方；
主芯片，在所述封装基板上；
至少一个从芯片，在所述主芯片上；
多个第一凸块和多个第二凸块，在所述封装基板和所述主芯片之间；以及
多根引线，将所述封装基板与所述至少一个从芯片相连；
其中所述封装基板包括：多条第一路径，将所述多个第一凸块与所述多个外部连接相连；以及多条第二路径，将所述多个第二凸块与所述多根引线相连，以及
其中所述封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。


2.根据权利要求1所述的半导体封装，其中，所述主芯片通过所述多个第一凸块和所述封装基板的所述多条第一路径连接到所述多个外部连接。


3.根据权利要求1所述的半导体封装，其中，所述至少一个从芯片通过所述多根引线、所述封装基板的所述多条第二路径和所述多个第二凸块连接到所述主芯片。


4.根据权利要求1所述的半导体封装，其中，所述多个第一凸块比所述多个第二凸块更靠近沿所述第一方向延伸并经过所述主芯片的下表面的中心点的第一中心线。


5.根据权利要求1所述的半导体封装，其中，所述多个第一凸块比所述多个第二凸块更靠近所述主芯片的下表面的中心点。


6.根据权利要求1所述的半导体封装，其中，所述多个第一凸块中的至少一个距沿所述第一方向延伸并经过所述主芯片的下表面的中心点的第一中心线的距离小于距所述主芯片的下表面的第一边和第二边的距离。


7.根据权利要求1所述的半导体封装，其中，所述多个第一凸块中的至少一个距沿所述第二方向延伸并经过所述主芯片的下表面的中心点的第二中心线的距离小于距所述主芯片的下表面的第三边和第四边的距离。


8.根据权利要求1所述的半导体封装，
其中，所述多个第二凸块中的第一组的第二凸块距所述主芯片的下表面的第一边的距离小于距沿所述第一方向延伸并经过所述主芯片的下表面的中心点的第一中心线的距离，以及
其中，所述多个第二凸块中的第二组的第二凸块距所述主芯片的下表面的第二边的距离小于距所述主芯片的下表面的第一中心线的距离。


9.根据权利要求8所述的半导体封装，其中，所述第一组的第二凸块和所述第二组的第二凸块是沿所述第一方向布置的。


10.根据权利要求1所述的半导体封装，
其中，所述多个第二凸块中的第三组的第二凸块距所述主芯片的下表面的第三边的距离小于距沿所述第二方向延伸并经过所述主芯片的下表面的中心点的第二中心线的距离，以及
其中，所述多个第二凸块中的第四组的第二凸块距所述主芯片的下表面的第四边的距离小于距所述主芯片的下表面的第二中心线的距离。


11.根据权利要求10所述的半导体封装，其中，所述第三组的第二凸块和所述第四组的第二凸块是沿所述第二方向布...

【专利技术属性】
技术研发人员：张A·N，白南奎，赵允来，韩承宪，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR