半导体互连结构制造技术

本公开提供一种半导体互连结构。半导体互连结构包括：第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；第二半导体结构，键合于所述第一介质层，上表面为第二介质层；第二导电结构，位于所述第二介质层；第三导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第二导电结构；其中，所述第二导电结构和所述第三导电结构通过同一次导电材料填充制程形成。本公开提供的半导体互连结构具有较低的电阻和较高的强度。

Semiconductor interconnection structure

【技术实现步骤摘要】
半导体互连结构
本公开涉及半导体制造
，具体而言，涉及一种通过一次导电材料填充制程制作的半导体互连结构。
技术介绍
在半导体结构制作过程中，制作连接晶圆下方导电结构(例如焊盘、导线等)的导电结构的方式通常为首先对晶圆制作TSV(ThroughSiliconVia，硅垂直通孔)，然后制作介质层，最后在介质层中制作电连接于TSV的导线，形成连接晶圆下方导线结构的导线。在这种方式中，由于TSV和导线先后制作，制程复杂，工艺精度要求较高；在制作连接TSV的导线时，容易在导线与TSV的交界面残留介质层，提高导电结构的电阻值。尤其是在制作多层堆叠结构时，往往需要制作多个TSV和多层导线，才能制作出连通下层导电结构的导电结构，每个TSV和导线的交界面都会存在残留介质层，造成电阻值增加的积累以及造成元件参数误差的增加，影响半导体元件的精度。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种通过一次导电材料填充制程制作的半导体互连结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的半导体互连结构制作过程复杂、TSV与导线之间残留介质层的问题。根据本公开的一个方面，提供一种半导体互连结构，包括：第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；第二半导体结构，键合于所述第一介质层，上表面为第二介质层；第二导电结构，位于所述第二介质层；第三导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第二导电结构；其中，所述第二导电结构和所述第三导电结构通过同一次导电材料填充制程形成。在本公开的一种示例性实施例中，所述第二导电结构和所述第三导电结构的制作过程包括：通过第一光刻制程在所述第二介质层上蚀刻导线沟槽；通过第二光刻制程在所述导线沟槽的下表面蚀刻垂直通孔，使所述垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；一次性填充导电材料至所述导线沟槽和所述垂直通孔，以一次性形成所述第二导电结构和所述第三导电结构。在本公开的一种示例性实施例中，所述第二导电结构和所述第三导电结构的制作过程包括：通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；通过第二光刻制程在所述第二介质层上蚀刻导线沟槽；一次性填充导电材料至所述导线沟槽和所述垂直通孔，以一次性形成所述第二导电结构和所述第三导电结构。在本公开的一种示例性实施例中，所述第一垂直通孔与所述导线沟槽的连接处包括第一倒角和第二倒角。在本公开的一种示例性实施例中，所述第一导电结构为焊盘，所述第二导电结构为导线。在本公开的一种示例性实施例中，所述第一导电结构和所述第二导电结构均为导线。在本公开的一种示例性实施例中，所述第一半导体结构包括交替层叠的多个介质层与多层晶圆。在本公开的一种示例性实施例中，所述第二半导体结构包括交替层叠的多个介质层与多层晶圆。在本公开的一种示例性实施例中，所述在所述第二介质层上蚀刻导线沟槽包括：通过湿法蚀刻制程蚀刻所述导线沟槽，并控制蚀刻参数以在所述垂直通孔和所述导线沟槽的连接处蚀刻出第一倒角和第二倒角。在本公开的一种示例性实施例中，所述第一导电结构、所述第二导电结构、所述第三导电结构的导体材料相同。本公开实施例通过使用两次光刻制程制造导电结构的沟槽和垂直通孔，使用同一次导电材料填充制程一次性形成半导体互连结构，可以提高半导体互连结构的制造效率，降低制造成本，降低半导体互连结构的电阻，避免相关技术分次制作TSV和导线所引起的制程复杂、交界面残留介质层等问题。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本公开示例性实施例中提供的半导体互连结构的示意图。图2是本公开一种示例性实施例中第二导电结构和第三导电结构的制作过程流程图。图3A～图3F是图2所示制作过程的示意图。图4是第一倒角T1和第二倒角T2的示意图。图5是另一个实施例中第二导电结构和第三导电结构的制作过程流程图。图6A～6C是图5所示制作过程的示意图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。下面结合附图对本公开示例实施方式进行详细说明。图1是本公开示例性实施例中提供的半导体互连结构的示意图。参考图1，半导体互连结构100可以包括：第一半导体结构11，上表面为第一介质层111，第一介质层111包括第一导电结构A；第二半导体结构12，键合于第一介质层111，上表面为第二介质层121；第二导电结构B，位于第二介质层121；第三导电结构C，经过第一介质层111和第二半导体结构12，下表面连接于第一导电结构A，上表面连接于第二导电结构B；其中，第二导电结构B和第三导电结构C通过同一次导电材料填充制程形成。图2是本公开一种示例性实施例中第二导电结构和第三导电结构的制作过程流程图。参考图2，第二导电结构和第三导电结构的制作过程可以包括：步骤S21，通过第一光刻制程在第二介质层上蚀刻导线沟槽；步骤S22，通过第二光刻制程在导线沟槽的下表面蚀刻垂直通孔，使垂直通孔经过第二半导体结构和第一介质层，底部露出第一导电结构；<本文档来自技高网...

【技术保护点】
1.一种半导体互连结构，其特征在于，包括：/n第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；/n第二半导体结构，键合于所述第一介质层，上表面为第二介质层；/n第二导电结构，位于所述第二介质层；/n第三导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第二导电结构；/n其中，所述第二导电结构和所述第三导电结构通过同一次导电材料填充制程形成。/n

【技术特征摘要】
1.一种半导体互连结构，其特征在于，包括：
第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；
第二半导体结构，键合于所述第一介质层，上表面为第二介质层；
第二导电结构，位于所述第二介质层；
第三导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第二导电结构；
其中，所述第二导电结构和所述第三导电结构通过同一次导电材料填充制程形成。


2.如权利要求1所述的半导体互连结构，其特征在于，所述第二导电结构和所述第三导电结构的制作过程包括：
通过第一光刻制程在所述第二介质层上蚀刻导线沟槽；
通过第二光刻制程在所述导线沟槽的下表面蚀刻垂直通孔，使所述垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
一次性填充导电材料至所述导线沟槽和所述垂直通孔，以一次性形成所述第二导电结构和所述第三导电结构。


3.如权利要求1所述的半导体互连结构，其特征在于，所述第二导电结构和所述第三导电结构的制作过程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层...

【专利技术属性】
技术研发人员：吴秉桓，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34