FPGA芯片及电子设备制造技术

本发明专利技术属于集成电路技术领域，提供了一种FPGA芯片及电子设备，FPGA芯片包括至少一个接口模块、时钟同步模块以及内存控制器，每个接口模块连接一个PSRAM颗粒组，通过控制多个接口模块导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，同时提升了读写操作的效率。

FPGA chip and electronic equipment

【技术实现步骤摘要】
FPGA芯片及电子设备
本专利技术属于集成电路设计
，尤其涉及一种FPGA芯片及电子设备。
技术介绍
目前，随着集成电路的发展，一方面现场可编程门阵列（Field－ProgrammableGateArray，FPGA）作为专用集成电路领域中的一种半定制电路，因其可重构、逻辑资源丰富、输入输出接口灵活等特点被广泛应用于各种领域。另一方面PSRAM（Pseudostaticrandomaccessmemory，伪静态随机存储器），因其高数据传输速率，同样在很多领域中得到广泛应用。基于FPGA的特点和PSRAM的特点，二者的结合可广泛应用于图像视频时序控制系统、工业控制系统等多个领域。现有技术中存在的问题是FPGA与PSRAM进行读写操作时，采用单通道的工作方式，每次操作仅能进行读操作或者写操作，导致读写效率较低。
技术实现思路
有鉴于此，本专利技术实施例提供了一种FPGA芯片及电子设备，可以使FPGA与PSRAM之间进行多通道工作，可以同时进行读操作和写操作，提升了读写效率。本专利技术实施例的第一方面提供了一种FPGA芯片，所述FPGA芯片分别连接用户设计模块和至少一个PSRAM颗粒组，所述FPGA芯片包括：至少一个接口模块，每个接口模块对应连接一个PSRAM颗粒组；时钟同步模块，其与每个接口模块连接，用于向每个接口模块发送时钟信号和同步信号；内存控制器，其分别与所述用户设计模块、所述时钟同步模块以及每个接口模块连接；所述用户设计模块向所述内存控制器发送工作控制信号，所述内存控制器根据所述工作控制信号获取所述接口模块导通的数量和操作任务，控制所述时钟同步模块向待导通的接口模块发送时钟信号和同步信号使相应数量的所述接口模块工作，并通过所述接口模块与PSRAM颗粒组之间执行所述操作任务。本专利技术实施例的第二方面提供了一种电子设备，所述电子设备包括上述FPGA芯片、用户设计模块以及至少一个PSRAM颗粒组。本专利技术实施例与现有技术相比存在的有益效果是：本实施例FPGA芯片包括至少一个接口模块、时钟同步模块以及内存控制器，每个接口模块连接一个PSRAM颗粒组，通过控制多个接口模块导通，对每个通道颗粒独立读写操作，各个通道数据独立，可以实现读操作和写操作同时进行，在控制成本和PCB面积的同时，为客户提供更高的带宽吞吐量，更灵活的读写操作模式，同时提升了读写操作的效率。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一实施例所提供的一种FPGA芯片的模块结构示意图；图2是本专利技术一实施例所提供的一种FPGA芯片中接口模块的模块结构示意图；图3是本专利技术一实施例所提供的一种FPGA芯片中的模块结构示意图；图4是图3所提供的一种FPGA芯片的具体模块结构示意图；图5是本专利技术一实施例所提供的一种电子设备的模块结构示意图。具体实施方式以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本专利技术实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本专利技术。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本专利技术的描述。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。为了说明本专利技术所述的技术方案，下面通过具体实施例来进行说明：图1示出了本专利技术一实施例所提供的一种FPGA芯片的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：如图1所示，FPGA芯片1分别连接用户设计模块2和至少一个PSRAM颗粒组4，FPGA芯片包括：至少一个接口模块30，每个接口模块30对应连接一个PSRAM颗粒组4；时钟同步模块20，其与每个接口模块30连接，用于向每个接口模块30发送时钟信号和同步信号；内存控制器3，其分别与用户设计模块2、时钟同步模块20以及每个接口模块30连接；用户设计模块2向内存控制器3发送工作控制信号，内存控制器3根据工作控制信号获取接口模块30导通的数量和操作任务，控制时钟同步模块20向待导通的接口模块30发送时钟信号和同步信号使相应数量的接口模块30工作，并通过接口模块30与PSRAM颗粒组4之间执行操作任务。其中，用户设计模块2可以为用户界面，通过在用户界面中可以发送读命令、写命令以及选择工作的PSRAM颗粒组4的数量；内存控制器3用于将用户发送的写、读等命令和地址进行排序重组，组合成满足PSRAM协议的数据格式，同时，写数据时内存控制器3会对数据进行重组和缓存，以满足命令和数据之间的初始延时值，读数据时，内存控制器3会对读回的数据进行采样和重组，恢复成正确数据；接口模块30提供内存控制器3与外部PSRAM颗粒组4之间的物理层定义与接口，接收来自内存控制器3的命令地址和数据，并向PSRAM颗粒组4接口提供满足时序与顺序要求的信号；时钟同步模块20由锁相环、时钟启停器和时钟分频器等硬核构成，为整个系统提供高速时钟和低速时钟，因此系统内硬核数量和种类繁多，所以需要时钟同步模块20控制整个系统的时钟启停和复位时机，保证系统复位的准确性和工作起点的一致性；FPGA芯片与PSRAM颗粒组4之间可以形成单通道信号传输模式和多通道信号传输模式，单通道多通道可选的内存控制器3和接口模块30配合多颗粒内嵌FPGA架构，极大的提高了实际应用的灵活性，当用户需要读写同时进行时，内存控制器3和物理层接口电路可满足用户需求，选择多通道模式即可。此模式下，将时钟同步模块20单独形成一个控制模块在最顶层，保证多通道稳定性，再将原来做字扩展的PSRAM颗粒组4独立开来，分成n个通道，分别根据各自工作情况做初始化，初始化成功后，即可单独对n个通道独立操作，当用户只想做简单字扩展时，也可选择内存控制和接口的单通道模式。本实施例提供一种FPGA芯片，接收用户设计模块2发送的工作控制信号，根据该工作控制信号与其连接的PSRAM颗粒组4进行通信，通过在用户界面中选择一个PSRAM颗粒组4工作或者多个PSRAM颗粒组4工作，使FPGA芯片1与一个或者多个PSRAM颗粒组4进行通信，FPGA芯片1与PSRAM颗粒组4的连接方式是通过内部设置多个接口模块30，每个接口模块30与一个PSRAM颗粒组4一一对应连接，内存控制器3接收到工作控制信号获取接口模块30导通的数量和操作任务，接口模块30导通的数量可以为一个形成单通道，也可以为多个形成多通道，本文档来自技高网...

【技术保护点】
1.一种FPGA芯片，其特征在于，所述FPGA芯片分别连接用户设计模块和至少一个PSRAM颗粒组，所述FPGA芯片包括：/n至少一个接口模块，每个接口模块对应连接一个PSRAM颗粒组；/n时钟同步模块，其与每个接口模块连接，用于向每个接口模块发送时钟信号和同步信号；/n内存控制器，其分别与所述用户设计模块、所述时钟同步模块以及每个接口模块连接；/n所述用户设计模块向所述内存控制器发送工作控制信号，所述内存控制器根据所述工作控制信号获取所述接口模块导通的数量和操作任务，控制所述时钟同步模块向待导通的接口模块发送时钟信号和同步信号使相应数量的所述接口模块工作，并通过所述接口模块与PSRAM颗粒组之间执行所述操作任务。/n

【技术特征摘要】
1.一种FPGA芯片，其特征在于，所述FPGA芯片分别连接用户设计模块和至少一个PSRAM颗粒组，所述FPGA芯片包括：
至少一个接口模块，每个接口模块对应连接一个PSRAM颗粒组；
时钟同步模块，其与每个接口模块连接，用于向每个接口模块发送时钟信号和同步信号；
内存控制器，其分别与所述用户设计模块、所述时钟同步模块以及每个接口模块连接；
所述用户设计模块向所述内存控制器发送工作控制信号，所述内存控制器根据所述工作控制信号获取所述接口模块导通的数量和操作任务，控制所述时钟同步模块向待导通的接口模块发送时钟信号和同步信号使相应数量的所述接口模块工作，并通过所述接口模块与PSRAM颗粒组之间执行所述操作任务。


2.根据权利要求1所述的FPGA芯片，其特征在于，所述内存控制器根据所述工作控制信号获取接口模块导通的数量为一个以及所述操作任务为读操作或者写操作时，所述内存控制器控制所述时钟同步模块向一个接口模块发送时钟信号和同步信号使所述接口模块处于工作状态，并通过所述接口模块与PSRAM颗粒组进行读操作或者写操作。


3.根据权利要求1所述的FPGA芯片，其特征在于，所述内存控制器根据所述工作控制信号获取接口模块导通的数量为至少两个以及所述操作任务为读操作和写操作时，控制所述时钟同步模块向至少两个接口模块发送同步信号和时钟信号使至少两个接口模块处于工作状态，并通过至少一个接口模块与至少一个PSRAM颗粒组进行读操作，同时通过至少一个接口模块与至少一个PSRAM颗粒组进行写操作。


4.根据权利要求1所述的FPGA芯片，其特征在于，所述时钟同步模块用于产生同步信号、高速写偏移时钟信号、高速读偏移时钟信号以及低速时钟信号；
所述接口模块包括：
初始化模块，与所述时钟同步模块以及所述PSRAM颗粒组连接，用于在所述低速时钟信号的作用下工作，并在所述PSRAM颗粒组上电后，对所述PSRAM颗粒组进行初始化设置；
数据通路模块，与所述时钟同步模块、所述内存控制器以及输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并当所述内存控制器对所述PSRAM颗粒组进行写数据操作时，接收所述FPGA芯片中的内存控制器发送的写数据和数据使能信号，并将所述写数据和所述数据使能信号发送至输入输出逻辑模块；当所述内存控制器对所述PSRAM颗粒组进行读数据操作时，所述数据通路模块接收所述输入输出逻辑模块从所述PSRAM颗粒组中读出的数据，并将读出的数据发送至所述内存控制器；
命令/地址控制通路模块，与所述时钟同步模块、所述内存控制器以及所述输入输出逻辑模块连接，用于在所述低速时钟信号的作用下工作，并接收所述内存控制器发送的读/写命令和地址信号，且将所述读/写命令和地址信号发送至所述输入输出逻辑模块；
所述输入输出逻辑模块，与所述时钟同步模块以及所述PSRAM...

【专利技术属性】
技术研发人员：汤博先，杜辉，韩志伟，刘烈，刘建华，杜金凤，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东;44