一种高压DMOS器件及其制作方法技术

本发明专利技术公开了一种高压DMOS器件及其制作方法，包括p型半导体衬底，所述p型半导体衬底的正面设有n‑高阻漂移层，所述p型半导体衬底的背面设有氧化铍隔离层，所述n‑高阻漂移层的两侧设有n型外延层，所述n型外延层的高度小于n‑高阻漂移层的高度，所述n型外延层和n‑高阻漂移层之间构成P型掺杂陷阱，所述p型掺杂陷阱内设有注入沟道层，所述注入沟道层包括设置在p型掺杂陷阱内的第一扩散层，所述第一扩散层的上方设有第二扩散层，所述p型掺杂陷阱内嵌设有源极，所述n‑高阻漂移层的顶部接有漏极。本发明专利技术具有较强的耐压性。

【技术实现步骤摘要】
一种高压DMOS器件及其制作方法
本专利技术涉及DMOS器件
，具体为一种高压DMOS器件及其制作方法。
技术介绍
DMOS(双扩散MOS)晶体管是使用扩散形成晶体管区域的MOSFET(半导体上的金属场效应晶体管)的一种类型。DMDS晶体管一般用作功率晶体管，以提供用于功率集成电路应用的高压电路。当需要低的正向压降时，DMOS晶体管每一单位面积提供更高的电流。而现有的DMOS器件容易击穿耐压性能较差。因此我们提供一种高压DMOS器件及其制作方法。
技术实现思路
为解决现有技术存在的缺陷，本专利技术提供一种高压DMOS器件。为了解决上述技术问题，本专利技术提供了如下的技术方案：本专利技术一种高压DMOS器件，包括p型半导体衬底，所述p型半导体衬底的正面设有n-高阻漂移层，所述p型半导体衬底的背面设有氧化铍隔离层，所述n-高阻漂移层的两侧设有n型外延层，所述n型外延层的高度小于n-高阻漂移层的高度，所述n型外延层和n-高阻漂移层之间构成P型掺杂陷阱，所述p型掺杂陷阱内设有注入沟道层，所述注入沟道层包括设置在p型掺杂陷阱内的第一扩散层，所述第一扩散层的上方设有第二扩散层，所述p型掺杂陷阱内嵌设有源极，所述n-高阻漂移层的顶部接有漏极。作为本专利技术的一种优选技术方案，所述第一扩散层和第二扩散层形成具有一定浓度梯度的沟道。作为本专利技术的一种优选技术方案，所述第一扩散层为硼扩散层，硼的浓度为1015cm-2。作为本专利技术的一种优选技术方案，所述第二扩散层为磷扩散层，磷的浓度为1013cm-2。作为本专利技术的一种优选技术方案，所述n-高阻漂移区的顶部设有场氧化层，所述场氧化层上设有覆盖于注入沟道层上方和场氧化层侧端的栅极层。作为本专利技术的一种优选技术方案，所述场氧化层为二氧化硅层。一种高压DMOS器件的制作方法，在p型半导体衬底生成n-高阻漂移层，然后在n-高阻漂移层两侧生长形成n型外延层，使得其中n型外延层的高度小于n-高阻漂移层的高度，已形成p型掺杂陷阱，在p型掺杂陷阱内注入硼溶液，并进行热扩散，形成第一扩散层，然后在p型掺杂陷阱内注入磷溶液，并进行热扩散，形成第二扩散层，两者相互配合形成具有有一定浓度梯度的注入沟道层；在n-高阻漂移区的顶部生长场氧化层，场氧化层上设有覆盖于注入沟道层上方和场氧化层侧端的栅极层。本专利技术的有益效果是：该种高压DMOS器件，通过n-高阻漂移层使得大大提高整体的击穿电压，使得n-高阻漂移层不易被击穿，可以在更高压的工作调节下进行正常工作，从而大大提高了整体的耐压性，而无需通过增加传统的漂移层的厚度来提高击穿电压，使得整体的体积较小。另外专利技术通过设置场氧化层，有效地隔断了有源层与衬底层电气性上的连接，可以在结构上将击穿点由内击穿转移到二氧化硅层击穿，增加了整体的耐压性能。此外本专利技术通过在p型半导体衬底的背面设有氧化铍隔离层，有效地提高了整体的散热性能。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1是本专利技术一种高压DMOS器件的结构示意图；图2是本专利技术一种高压DMOS器件的局部结构示意图。图中：1、p型半导体衬底；2、n-高阻漂移层；3、n型外延层；4、P型掺杂陷阱；5、注入沟道层；6、第一扩散层；7、第二扩散层；8、源极；9、漏极；10、场氧化层；11、栅极层；12、氧化铍隔离层。具体实施方式以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。实施例：如图1和图2所示，本专利技术一种高压DMOS器件，包括p型半导体衬底1，所述p型半导体衬底1的正面设有n-高阻漂移层2，所述p型半导体衬底1的背面设有氧化铍隔离层12，所述n-高阻漂移层2的两侧设有n型外延层3，所述n型外延层3的高度小于n-高阻漂移层2的高度，所述n型外延层3和n-高阻漂移层2之间构成P型掺杂陷阱4，所述p型掺杂陷阱4内设有注入沟道层5，所述注入沟道层5包括设置在p型掺杂陷阱4内的第一扩散层6，所述第一扩散层6的上方设有第二扩散层7，所述p型掺杂陷阱4内嵌设有源极8，所述n-高阻漂移层2的顶部接有漏极9。通过n-高阻漂移层2使得大大提高整体的击穿电压，使得n-高阻漂移层2不易被击穿，可以在更高压的工作调节下进行正常工作，从而大大提高了整体的耐压性，而无需通过增加传统的漂移层的厚度来提高击穿电压，使得整体的体积较小。另外专利技术通过设置场氧化层10，有效地隔断了有源层与衬底层电气性上的连接，可以在结构上将击穿点由内击穿转移到二氧化硅层击穿，增加了整体的耐压性能。其中，所述第一扩散层6和第二扩散层7形成具有一定浓度梯度的沟道。其中，所述第一扩散层6为硼扩散层，硼的浓度为1015cm-2。其中，所述第二扩散层7为磷扩散层，磷的浓度为1013cm-2。所述n-高阻漂移区2的顶部设有场氧化层10，所述场氧化层10上设有覆盖于注入沟道层5上方和场氧化层10侧端的栅极层11。所述场氧化层10为二氧化硅层。本专利技术通过n-高阻漂移层2使得大大提高整体的击穿电压，使得n-高阻漂移层2不易被击穿，可以在更高压的工作调节下进行正常工作，从而大大提高了整体的耐压性，而无需通过增加传统的漂移层的厚度来提高击穿电压，使得整体的体积较小。另外专利技术通过设置场氧化层10，有效地隔断了有源层与衬底层电气性上的连接，可以在结构上将击穿点由内击穿转移到二氧化硅层击穿，增加了整体的耐压性能。一种高压DMOS器件的制作方法，在p型半导体衬底生成n-高阻漂移层，然后在n-高阻漂移层两侧生长形成n型外延层，使得其中n型外延层的高度小于n-高阻漂移层的高度，已形成p型掺杂陷阱，在p型掺杂陷阱内注入硼溶液，并进行热扩散，形成第一扩散层，然后在p型掺杂陷阱内注入磷溶液，并进行热扩散，形成第二扩散层，两者相互配合形成具有有一定浓度梯度的注入沟道层；在n-高阻漂移区的顶部生长场氧化层，场氧化层上设有覆盖于注入沟道层上方和场氧化层侧端的栅极层。最后应说明的是：以上所述仅为本专利技术的优选实施例而已，并不用于限制本专利技术，尽管参照前述实施例对本专利技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种高压DMOS器件，其特征在于：包括p型半导体衬底(1)，所述p型半导体衬底(1)的正面设有n-高阻漂移层(2)，所述p型半导体衬底(1)的背面设有氧化铍隔离层(12)，所述n-高阻漂移层(2)的两侧设有n型外延层(3)，所述n型外延层(3)的高度小于n-高阻漂移层(2)的高度，所述n型外延层(3)和n-高阻漂移层(2)之间构成P型掺杂陷阱(4)，所述p型掺杂陷阱(4)内设有注入沟道层(5)，所述注入沟道层(5)包括设置在p型掺杂陷阱(4)内的第一扩散层(6)，所述第一扩散层(6)的上方设有第二扩散层(7)，所述p型掺杂陷阱(4)内嵌设有源极(8)，所述n-高阻漂移层(2)的顶部接有漏极(9)。/n

【技术特征摘要】
1.一种高压DMOS器件，其特征在于：包括p型半导体衬底(1)，所述p型半导体衬底(1)的正面设有n-高阻漂移层(2)，所述p型半导体衬底(1)的背面设有氧化铍隔离层(12)，所述n-高阻漂移层(2)的两侧设有n型外延层(3)，所述n型外延层(3)的高度小于n-高阻漂移层(2)的高度，所述n型外延层(3)和n-高阻漂移层(2)之间构成P型掺杂陷阱(4)，所述p型掺杂陷阱(4)内设有注入沟道层(5)，所述注入沟道层(5)包括设置在p型掺杂陷阱(4)内的第一扩散层(6)，所述第一扩散层(6)的上方设有第二扩散层(7)，所述p型掺杂陷阱(4)内嵌设有源极(8)，所述n-高阻漂移层(2)的顶部接有漏极(9)。


2.根据权利要求1所述的一种高压DMOS器件，其特征在于，所述第一扩散层(6)和第二扩散层(7)形成具有一定浓度梯度的沟道。


3.根据权利要求3所述的一种高压DMOS器件，其特征在于，所述第一扩散层(6)为硼扩散层，硼的浓度为1015cm-2。


4.根据权利要求3所述...

【专利技术属性】
技术研发人员：李冰，
申请(专利权)人：浙江艾水科技有限公司，
类型：发明
国别省市：浙江;33