集成电路及用以操作集成电路上的存储器的方法技术

一种集成电路，包括存储器阵列及错误更正逻辑，存储器阵列被配置以储存数据块(chunk)及对应的错误更正码；集成电路包括控制逻辑，控制逻辑执行复原程序以从存储器阵列存取被选取数据块及对应的错误更正码，以使用错误更正码来识别在被选取数据块内错误位的存储器阵列中的错误位置，及存取所识别的位置以写入更正数据。复原程序顺序地应用至被指定用于复原操作之指定样本的复原操作区域的多个数据块。耦接至控制逻辑的存储器可储存一个或多个复原参数以识别存储器中的复原操作区域。

Integrated circuits and methods for operating memory on integrated circuits

【技术实现步骤摘要】
集成电路及用以操作集成电路上的存储器的方法
本专利技术涉及一种改进存储器装置中数据保持的技术，包括闪存或其他类型的非易失性存储器。
技术介绍
非易失性存储器件中的数据保持是重要的操作特性。具体地，储存在非易失性存储单元中的数据由单元相对稳定条件所表示。例如，在闪存中，储存在单元中的数据由浮动闸或介电电荷捕捉结构中所捕捉的电荷所表示。又例如，在相变存储器中，储存在单元中的数据由存储元件的固态相位所表示。数据保持参数有关于存储单元随时间保持相对稳定状态的能力。在非易失性存储器中写入数据的程序通常被配置以储存具有足够边界的数据，使得在正常使用期间单元状况的位移(例如，电荷丢失或电荷增益、相变化等)不会导致数据丢失。然而，随着非易失性存储单元的尺寸缩小，使用这种装置的存储器阵列的密度增加，并且操作电压变得更小，数据保持规范是有压力的。对于高密度非易失性存储器而言，已经部署错误更正技术以容纳当各个单元没有储存正确数据时可能发生的数据错误。以这种方式，当从阵列将数据读取出来时，错误数据可被更正在输出到请求主机的数据中。错误更正技术包括使用错误更正码ECC，也称为错误纠正代码或汉明代码，具有相应的数据块。ECC基本上是为了向数据块提供冗余而添加的数据位，借此可以在读回时在数据块中识别和更正指定数量的错误。使用ECC的错误检测逻辑可应用于更正在主动使用的数据所中遇到的错误位，以及识别错误位的读取或写入操作的主题。参见2015年12月17日揭露Kwon等人的US2015/0363257，“RESISTIVEMEMORYDEVICEANDOPERATINGMETHOD”。虽然此技术对于低位错误率的条件以及对于主动使用的数据是有效的，但是存储器中的错误数据可以随时间累积。错误更正码只能更正指定数据块中有限数量的错误位。因此，出现一些技术以监视非易失性装置中所遇到的位错误率，以及当位错误率接近极限时复原数据。参见例如2016年4月7日揭露的Huang等人的US2016/0098216，“SYSTEMANDMETHODFORREFRESHINGDATAINAMEMORYDEVICE”。期望提供一种技术，以针对成功受编程但未保留其数据的存储单元，采对存储器的任务功能操作干扰最小化的方式，进行复原的数据，并且有效地改善数据保持特性。
技术实现思路
对于包括存储器阵列和错误更正逻辑的集成电路，描述可作为背景操作执行的复原程序，或者对储存在存储器阵列中的数据的任务功能使用干扰很少或没有干扰。描述一种集成电路，包括存储器阵列，被配置以储存数据块(chunk)，数据块具有对应的错误更正码。错误更正逻辑使用错误更正码处理从存储器阵列所接收的数据块，以识别所接收的数据块中的错误位置。控制逻辑执行复原程序，以从存储器阵列存取被选取数据块及对应的错误更正码，借以使用错误更正逻辑识别在被选取数据块的错误位的存储器阵列中的位置，及借以存取所识别的位置来写入更正数据于存储器阵列中。复原程序顺序地应用至被指定用于复原操作的指定样本的复原操作区域的多个数据块。耦接控制逻辑的参数储存器可储存一个或多个复原参数以识别存储器阵列中的复原操作区域。在所述实施例中，页面缓冲器可操作地耦接至存储器阵列，而写入逻辑可操作地耦接至页面缓冲器，以回应于用于储存存储器阵列的数据块的写入指令，使用页面缓冲器执行写入及验证程序。在此实施例中，复原程序不是部分的写入程序，复原程序加载页面缓冲器的错误位位置以识别被选取数据块内错误位的存储器阵列内的位置，及应用写入偏压脉冲及验证周期以使用页面缓冲器写入更正数据。再者，在所描途的一种实施例中，集成电路包括：接口，以接收来自外部主机的指令；及逻辑，以响应于来自外部主机的指令而执行写入程序，以写入数据至存储器阵列的写入操作区域。在此例中，执行复原程序的控制逻辑响应于写入程序的当前样本，以识别与存储器阵列的写入操作区域不同的复原操作区域，及从复原操作区域选择用于复原程序的数据块。写入程序的特征在于时间持续规范，时间持续规范包括多余时间以用于写入程序的至少一些样本。控制逻辑可包括逻辑以在时间持续规范的多余时间内，响应于当前样本顺序地应用复原程序至复原操作区域内的多个数据块。再者，写入程序可写入具有不同尺寸的区块数据，且复原操作区域的尺寸在写入程序的当前样本期间所写入的区块的尺寸的函数。再者，在所述的一实施例中，集成电路包括逻辑以于读取及写入程序之间进入待机模式。在此例中，执行复原程序的控制逻辑可在待机模式期间应用复原程序。在另一实施例中，集成电路包括逻辑以在施加至集成电路的电源中断后执行开机过程。开机过程导致进入使能状态，以用于存储器的操作。在此实施例中，在进入使能状态前，用以执行复原程序的控制逻辑应用复原程序以作为开机过程的一部分。在又一实施例中，控制逻辑可响应于从外部主机所接收的复原操作指令以执行复原程序。一般而言，描述一种方法，用以操作集成电路上的存储器。此方法包括：储存数据块与对应的错误更正码于存储器中；以及执行复原程序以从存储器存取被选取数据块及对应的错误更正码，使用集成电路上的错误更正逻辑来识别被选取数据块的错误位的存储器的位置，以及存取存储器中所识别的位置以写入更正数据。此方法可以在不干扰或最小化干扰存储器数据使用任务功能的情况下受到应用，本方法的方面可执行于如
技术实现思路
所述的集成电路。为了对本专利技术上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图详细说明如下：附图说明图1绘示参照于错误更正码及数据块的使用说明的示意图。图2A绘示一种因非期望的充电增益而导致数据保持劣化的数据丢失机制。图2B绘示一种因非期望的充电损失而导致数据保持劣化的数据丢失机制。图3绘示包含用于执行本文所述复原程序的存储器阵列及控制逻辑的集成电路的简易方块示意图。图4绘示依照本文所述一实施例的由控制逻辑所执行的复原程序的流程图。图5绘示依照本文所述另一实施例的由控制逻辑所执行的复原程序的流程图。图6A、6B、及6C绘示相仿于参照图5所述的说明用于程序的写入操作区域及复原操作区域之间的关系的直觉(heuristic)示意图。图7绘示依照本文所述又一实施例的由控制逻辑所执行的复原程序的流程图。图8A、8B、及8C绘示相仿于参照图7所述的说明用于程序的写入操作区域及复原操作区域之间的关系的直觉示意图。图9绘示依照本文所述再一实施例的由控制逻辑所执行的复原程序的流程图。【符号说明】10：数据块11：ECC代码12：位置15、16、18、19：范围100：集成电路101：一般阵列102：ECC阵列103、104：感测放大器105：ECC逻辑106：更正多任务器107：数据多任务器110：线112：地址计数器120：页面缓冲器121：字线驱动器122：线...

【技术保护点】
1.一种集成电路，包括：/n一存储器阵列，被配置以储存多个数据块(chunk)，所述数据块具有对应的错误更正码；/n错误更正逻辑，使用所述错误更正码处理从该存储器阵列所接收的数据块，以识别所接收的所述数据块中的错误位置；/n控制逻辑，执行一复原程序，借以从该存储器阵列存取一被选取数据块及对应的错误更正码、使用该错误更正逻辑识别在该被选取数据块的一错误位的该存储器阵列中的一位置、及存取所识别的该位置来写入更正数据。/n

【技术特征摘要】
20180706 US 16/029,3441.一种集成电路，包括：
一存储器阵列，被配置以储存多个数据块(chunk)，所述数据块具有对应的错误更正码；
错误更正逻辑，使用所述错误更正码处理从该存储器阵列所接收的数据块，以识别所接收的所述数据块中的错误位置；
控制逻辑，执行一复原程序，借以从该存储器阵列存取一被选取数据块及对应的错误更正码、使用该错误更正逻辑识别在该被选取数据块的一错误位的该存储器阵列中的一位置、及存取所识别的该位置来写入更正数据。


2.如权利要求1项所述的集成电路，包括一页面缓冲器及写入逻辑，该写入逻辑耦接至该页面缓冲器，使用该页面缓冲器执行写入及验证程序以响应于用于储存该存储器阵列的数据块的写入指令；及
其中，该复原程序加载该页面缓冲器的该错误位位置以识别该被选取数据块内该错误位的该存储器阵列内的该位置，及应用一写入偏压脉冲及一验证周期以使用该页面缓冲器写入更正数据。


3.如权利要求1项所述的集成电路，其中执行该复原程序的该控制逻辑包括逻辑以顺序地应用该复原程序至多个数据块。


4.如权利要求1项所述的集成电路，其中执行该复原程序的该控制逻辑包括用以维持识别该存储器中的一复原操作区域的一个或多个复原参数逻辑，及顺序地应用该复原程序至该复原操作区域内的多个数据块。


5.如权利要求1项所述的集成电路，其中该集成电路包括：一接口，以接收来自一外部主机的多个指令；及用以响应于来自该外部主机至该存储器阵列的一写入操作区域的一指令而执行一写入程序逻辑，其中执行该复原程序的该控制逻辑响应于该写入程序的一当前样本，以识别与该存储器阵列的该写入操作区域不同的一复原操作区域，及从该复原操作区域选择用于该复原程序的该数据块。


6.如权利要求5项所述的集成电路，其中该写入程序的特征在于一时间持续规范，该时间持续规范包括一多余时间以用于该写入程序的至少一些样本，且该控制逻辑包括逻辑以在该时间持续规范内，响应于该当前样本顺序地应用该复原程序至该复原操作区域内的多个数据块。


7.如权利要求5项所述的集成电路，其中该写入程序的样本写入具有不同尺寸的多个区块的数据，该复原操作区域的尺寸为该当前样本的该区块的尺寸的函数。


8.如权利要求1项所述的集成电路，其中该集成电路包括：一接口，以接收来自一外部主机的多个指令；及用以响应于来自该外部主机的多个指令而执行读取及写入程序，并进入所述读取及写入程序之间的一待机模式逻辑；其中执行该复原程序的该控制逻辑在该待机模式期间应用该复原程序。


9.如权利要求1项所述的集成电路，其中该集成电路包括用以在应用至该集成电路的电源中断后执行一开机过程，从而进入一使能状态...

【专利技术属性】
技术研发人员：洪俊雄，郑家丰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71