半导体装置及半导体芯片制造方法及图纸

本发明专利技术涉及半导体装置及半导体芯片。半导体装置包括：平坦区域，其形成在半导体衬底的表面，该平坦区域的外周形状具有区域边和区域倒角部；外周区域，其以与平坦区域不同的同样的高度包围平坦区域；多个相似形状或相同形状的半导体元件，它们形成在平坦区域上；及配线金属，其经由形成在半导体元件上的第2绝缘膜的接触孔而将多个半导体元件连接。提供一种能够提高半导体元件的相对精度，并提高半导体集成电路装置的成品率的半导体装置。

Semiconductor device and semiconductor chip

【技术实现步骤摘要】
半导体装置及半导体芯片
本专利技术涉及半导体装置及半导体芯片。
技术介绍
在搭载于半导体衬底的模拟IC这样的半导体集成电路装置中，多数情况下使用将多个具有相同或相似形状的半导体元件组合而成的半导体装置，利用多个半导体元件的较高的相对精度而将输出特性高精度化。例如，电压检测器利用电压比较器来比较泄放(bleeder)电阻电路所输出的电源电压的分压电压和基准电压，当电源电压达到规定的检测电压时输出信号电压。在一般情况下，泄放电阻电路作为将多个相同形状的薄膜电阻元件组合而成的电路，与其电阻值之比对应地对所施加的电压进行分压后输出。当薄膜电阻元件的相对精度较低时，泄放电阻电路所输出的分压电压偏离期望的值，产生检测电压的偏移。因此，在泄放电阻电路中，用于将电源电压分压的薄膜电阻元件的电阻值的相对精度极其重要，为此需要提高多个相同形状的薄膜电阻元件的形状的相对精度。专利文献1中公开了如下的技术：根据半导体衬底面内的半导体集成电路装置的特性变动倾向来预测由半导体工艺的工序偏差引起的薄膜电阻元件的电阻值的相对精度偏差，并根据其结果而微调(Trimming)调整泄放电阻电路，从而提高半导体集成电路装置的成品率。现有技术文献专利文献专利文献1：日本特开2008-198775号公报对于专利文献1所示的用于提高半导体集成电路装置的成品率的技术而言，在半导体衬底面内的半导体集成电路装置的特性的变动倾向在任何半导体衬底中也始终为相同的倾向的情况下是有效的。但是，在利用旋涂器(Spincoater)而在半导体衬底表面形成光致抗蚀剂并加工半导体元件的半导体集成电路装置中，根据半导体元件的周围的布局、半导体衬底表面的台阶的大小，光致抗蚀剂膜厚的倾向发生变化。并且，其膜厚倾向的变化对半导体元件的相对精度产生的影响大，因此半导体集成电路装置的特性变动倾向容易改变。因此，为了提高半导体集成电路装置的成品率，需要根据半导体集成电路装置的布局、台阶的大小等而改变微调等调整方法。另外，光致抗蚀剂的膜厚倾向对于经时的品质变化、装置结构及其状态也敏感，因此为了对此进行应对，需要高度的调整和复杂的管理。
技术实现思路
本专利技术是鉴于上述的点而研发的，本专利技术的目的在于提供一种形成有如下的半导体装置及半导体集成电路装置的半导体芯片：提高构成半导体装置的具有多个相同或相似形状的半导体元件的相对精度，在无需进行微调等中的高度的调整、复杂的管理的情况下，能够提高半导体集成电路装置的成品率。为了达到上述目的，本专利技术的半导体装置采用以下的手段。即，一种半导体装置，其特征在于，其包括：平坦区域，其设于形成在半导体衬底的表面的第1绝缘膜上，在俯视观察时，该平坦区域的外周形状具有区域边和所述区域边之间的区域倒角部；外周区域，其包围所述平坦区域，且高度与所述平坦区域的高度不同；多个半导体元件，它们具有相似形状或相同形状，且从所述外周区域隔开规定的距离以上而形成在所述平坦区域上；第2绝缘膜，其形成在所述多个半导体元件上；接触孔，其形成在所述多个半导体元件上的所述第2绝缘膜；及配线金属，其形成在所述接触孔上，将所述多个半导体元件连接。根据本专利技术，通过形成将半导体元件形成在具有区域边和区域倒角部的外周形状的平坦区域上，并在平坦区域的外周具备与该平坦区域高度不同的外周区域的半导体装置，能够提高具有相同或相似形状的多个半导体元件的相对精度，在无需高度的调整的情况下，能够提高半导体集成电路装置的成品率。附图说明图1是本专利技术的第1实施方式的半导体装置的示意性俯视图。图2是第1实施方式的半导体装置的示意性截面图。图3是构成图1、图2的半导体装置的泄放电阻电路的电路图。图4的(a)、图4的(b)是示出在第1实施方式中涂布于半导体衬底的光致抗蚀剂的流动的示意性俯视图。图5是本专利技术的实施方式的电压检测器的电路框图。图6是本专利技术的实施方式的电压调节器的电路框图。图7是本专利技术的第2实施方式的半导体装置的示意性截面图。图8的(a)、图8的(b)是示出本专利技术的第3实施方式中涂布于半导体衬底的光致抗蚀剂的流动的示意性俯视图。图9是第3实施方式的半导体装置的示意性截面图。图10是示出涂布于以往的半导体衬底的光致抗蚀剂的条纹(Striation)的示意性俯视图。图11的(a)、图11的(b)是示出涂布于以往的半导体衬底的光致抗蚀剂的流动的示意性俯视图。(符号说明)1：电源端子；2：接地端子；3：输出端子；10、20、30、40：半导体衬底；11、21、31：平坦区域；11a、31a：区域边；11b、31b：区域倒角部；12、22、32：外周区域；13、23、33：薄膜电阻元件；14：接触孔；15a、15b、15c、15d：配线金属；16、26、36：泄放电阻电路；17、27、37：第1绝缘膜；18、28、38：第2绝缘膜；19、29、39：钝化膜；27a：导电膜；27b：基底绝缘膜；91：基准电压电路；92：电压比较器；93：P沟道型晶体管；94：N沟道型晶体管；95：误差放大器；101、301、401：半导体芯片；301a：芯片边；301b：芯片倒角部；102、302、402：划线(Scribe)区域；400：高台阶图案。具体实施方式在对本专利技术的实施方式进行说明之前，为了容易理解实施方式，对由本专利技术的专利技术者发现的形成在半导体衬底上的由粘性体构成的半导体材料的膜厚偏差和由该膜厚偏差导致的对半导体元件的相对精度的影响进行说明。图10是示出在用于加工形成以往的半导体元件的光刻工序中，在将光致抗蚀剂这样的粘性体通过旋涂器而涂布到半导体衬底40的表面时发生条纹的情况下的半导体衬底表面的外观的示意性俯视图。对于条纹而言，在中心滴下光致抗蚀剂并使载置台(stage)旋转时出现的光致抗蚀剂的厚度的差异以纹理、色彩的差异来呈现出该条纹。在图10中，区域410、420、430是与其他的区域相比光致抗蚀剂的膜厚厚或其偏差大的区域。当光致抗蚀剂膜厚出现偏差时，通过曝光时的照射光的驻波效果等，即便采用相同形状的光掩膜图案，加工后的抗蚀图案的线宽、形状出现偏差。因此，在具有相同或相似形状的多个半导体元件的形成中，根据各个半导体元件上的抗蚀剂膜厚的偏差，这些线宽、形状发生变化，且相对精度下降。并且，由此发生由多个半导体元件构成的半导体装置的输出特性的偏移。这样的光致抗蚀剂膜厚的偏差依赖于形成于半导体衬底表面的台阶的高低、其图案的形状。图11的(a)、图11的(b)是针对图10所示的半导体衬底40的中心示出右上的区域440a和下方的区域440b的各个平面的模样的示意性俯视图。例如，当在由半导体衬底40的划线区域402包围的半导体芯片401内存在高度比周边高的高台阶图案400时，在通过旋涂器而形成了光致抗蚀剂的情况下，想必会出现如下说明的条纹。在图11的(a)中，对于从半导体衬底40的中心朝向外周的虚线箭头的光致抗蚀剂的流本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，其包括：/n平坦区域，其设于形成在半导体衬底的表面的第1绝缘膜上，在俯视观察时，该平坦区域的外周形状具有区域边和所述区域边之间的区域倒角部；/n外周区域，其包围所述平坦区域，且高度与所述平坦区域的高度不同；/n多个半导体元件，它们具有相似形状或相同形状，且从所述外周区域隔开规定的距离以上而形成在所述平坦区域上；/n第2绝缘膜，其形成在所述多个半导体元件上；/n接触孔，其形成在所述多个半导体元件上的所述第2绝缘膜；及/n配线金属，其形成在所述接触孔上，将所述多个半导体元件连接。/n

【技术特征摘要】
20180628 JP 2018-1232051.一种半导体装置，其特征在于，其包括：
平坦区域，其设于形成在半导体衬底的表面的第1绝缘膜上，在俯视观察时，该平坦区域的外周形状具有区域边和所述区域边之间的区域倒角部；
外周区域，其包围所述平坦区域，且高度与所述平坦区域的高度不同；
多个半导体元件，它们具有相似形状或相同形状，且从所述外周区域隔开规定的距离以上而形成在所述平坦区域上；
第2绝缘膜，其形成在所述多个半导体元件上；
接触孔，其形成在所述多个半导体元件上的所述第2绝缘膜；及
配线金属，其形成在所述接触孔上，将所述多个半导体元件连接。


2.根据权利要求1所述的半导体装置，其特征在于，
在俯视观察时，所述区域倒角部的形状为直线，所述区域边与所述区域倒角部所形成的内角为超过90度的角度。


3.根据权利要求1所述的半导体装置，其特征在于，
在俯视观察时，所述区域倒角部的形状为朝向所述外周区域呈凸形状的曲线。


4.根据权利要求3所述的半导体装置，其特...

【专利技术属性】
技术研发人员：鹰巢博昭，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：日本;JP