接合支撑结构、多个半导体晶圆及其接合方法技术

在一些实施例中，提供了用于接合半导体晶圆的方法。方法包括在第一半导体晶圆的中心区域上方形成第一集成电路(IC)。第一环形接合支撑结构形成在第一半导体晶圆的环形周边区域上方，其中，第一半导体晶圆的环形周边区域围绕第一半导体晶圆的中心区域。第二半导体晶圆接合至第一半导体晶圆，使得布置在第二半导体晶圆上的第二IC电连接至第一IC。本发明专利技术的实施例还提供了接合支撑结构和多个半导体晶圆。

Bonding support structure, multiple semiconductor wafers and their bonding methods

【技术实现步骤摘要】
接合支撑结构、多个半导体晶圆及其接合方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及接合支撑结构、多个半导体晶圆及其接合方法。
技术介绍
半导体工业通过缩小最小部件尺寸来不断地改进集成电路(IC)的处理能力和功耗。然而，近年来，工艺限制很难继续缩小最小部件尺寸。作为潜在方法已经出现了将二维(2D)IC堆叠为三维(3D)IC，以不断改善IC的处理能力和功耗。
技术实现思路
根据本专利技术的一方面，提供了一种用于接合半导体晶圆的方法，所述方法包括：在第一半导体晶圆的中心区域上方形成第一集成电路(IC)；在所述第一半导体晶圆的环形周边区域上方形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域；以及将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上的第二集成电路电连接至所述第一集成电路。根据本专利技术的另一方面，提供了一种用于接合半导体晶圆的方法，所述方法包括：在第一半导体晶圆的第一侧上形成多个堆叠的层间介电(ILD)层，其中，所述多个堆叠的层间介电层具有位于第一半导体晶圆的中心区域上方的第一厚度和位于所述第一半导体晶圆的周边区域上方的第二厚度，所述第二厚度小于所述第一厚度；在形成所述多个堆叠的层间介电层中的一个或多个之后，在所述周边区域上方形成包括介电材料层的环形接合支撑结构，其中，所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及将第二半导体晶圆接合至所述第一半导体晶圆的第一侧。<br>根据本专利技术的又一方面，提供了一种多个接合在一起的半导体晶圆，包括：多个堆叠的层间介电(ILD)层，设置在第一半导体晶圆的第一侧的中心区域上方；环形接合支撑结构，包括设置在所述第一半导体晶圆的环形周边区域上方的介电材料层，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域，并且所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及第二半导体晶圆，接合至所述第一半导体晶圆的第一侧。附图说明当结合附图进行阅读时，根据以下详细的描述来更好地理解本专利技术的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。图1示出了接合在一起的多个半导体器件的截面图，其中，每个均具有设置在外围区域上方的接合支撑结构。图2示出了接合在一起的多个半导体晶圆的截面图，其中，每个半导体晶圆均具有设置在外围区域上方的接合支撑结构。图3示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。图4示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。图5示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。图6示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。图7示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。图8示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些实施例的截面图。图9A至图9K示出了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的一系列截面图。图10示出了对于图9J至图9K的接合在一起的第一半导体晶圆和第二半导体晶圆的一些实施例执行图9K的晶圆切割工艺的一些实施例的顶视图。图11A至图11I示出了用于形成图4的半导体晶圆的方法的一些实施例的一系列截面图。图12A至图12I示出了用于形成图5的半导体晶圆的方法的一些实施例的一系列截面图。图13A至图13I示出了用于形成图6的半导体晶圆的方法的一些实施例的一系列截面图。图14A至图14J示出了用于形成图7的半导体晶圆的方法的一些实施例的一系列截面图。图15示出了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的流程图。具体实施方式现在，将参照附图描述本专利技术，其中，在通篇描述中相同的参考标号用于指定相同的元件，并且其中所示的结构没有必要按比例绘制。应该理解，该详细描述和相应附图没有以任何方式限制本专利技术的范围，并且详细的描述和附图仅提供多个示例以示出专利技术概念可以显示其本身的一些方法。本专利技术提供了许多不同的用于实施本专利技术的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。三维(3D)集成电路(IC)包括堆叠和集成在一起的多个集成芯片管芯。制造3DIC的一种可能的方法包括将第一半导体晶圆接合至第二半导体晶圆的晶圆堆叠方法。在这种方法中，多个第一2DIC设置在半导体晶圆上并且第一接合结构设置在多个第一2DIC。第一接合结构和第二接合结构可以彼此堆叠并接合在一起(即，经由共晶接合、混合接合等)，使得形成多个3DIC，其中的每个3DIC都包括将第一2DIC电耦合至第二2DIC。随后，可以对接合的半导体晶圆实施晶圆切割工艺(例如，机械锯切、激光锯切等)以形成多个独立的3DIC。上述晶圆堆叠方法的一种挑战是非接合(NB)区域。NB区域是在接合工艺期间没有接合在一起(例如，由于第一接合结构的位于第一半导体晶圆的相对边缘之间基本上不平坦的上表面)的位于第一半导体晶圆上方的区域和/或位于第二半导体晶圆上方的区域。例如，因为半导体晶圆通常具有圆角/子弹形斜面区，所以NB区域存在于第一半导体晶圆的周边区域和/或第二半导体晶圆的周边区域上方。在接合期间，这些NB区域可以导致第一半导体晶圆和第二半导体晶圆之间的结构支撑不足，从而这种结构支撑不足可能随着接合在一起的半导体晶圆的数量的增加(例如，堆叠的5个半导体晶圆)而加剧。这种结构支撑不足在接合期间和/或接合的半导体晶圆的随后工艺步骤期间(例如，堆叠和/或接合附加半导体晶圆、处理接合的半导体晶圆、切割接合的半导体晶圆等)可能引起不期望的机械应力(多种机械应力)。这种不期望的机械应力会导致机械故障(例如，分层、破裂等)，从而降低3DIC的产量。在各个实施例中，本专利技术涉及将第一半导体晶本文档来自技高网...

【技术保护点】
1.一种用于接合半导体晶圆的方法，所述方法包括：/n在第一半导体晶圆的中心区域上方形成第一集成电路(IC)；/n在所述第一半导体晶圆的环形周边区域上方形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域；以及/n将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上的第二集成电路电连接至所述第一集成电路。/n

【技术特征摘要】
20180628 US 62/691,291;20181102 US 16/178,8191.一种用于接合半导体晶圆的方法，所述方法包括：
在第一半导体晶圆的中心区域上方形成第一集成电路(IC)；
在所述第一半导体晶圆的环形周边区域上方形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域；以及
将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上的第二集成电路电连接至所述第一集成电路。


2.根据权利要求1所述的方法，其中，形成所述第一集成电路包括：
在互连结构上方形成蚀刻停止层，其中，所述互连结构设置在所述第一半导体晶圆上；以及
在所述互连结构上方以及所述第一环形接合支撑结构上方形成介电层，其中，在所述蚀刻停止层之后形成所述第一环形接合支撑结构。


3.根据权利要求2所述的方法，其中，形成所述第一集成电路进一步包括：
在所述介电层上实施第一平坦化工艺以形成再分布介电层。


4.根据权利要求3所述的方法，其中，所述再分布介电层与所述蚀刻停止层和所述第一环形接合支撑结构都接触。


5.根据权利要求4所述的方法，其中，形成所述第一集成电路进一步包括：
在所述再分布介电层上方形成接合界面介电层，其中，所述接合界面介电层具有在所述第一半导体晶圆的相对边缘之间延伸的平坦的上表面。


6.根据权利要求5所述的方法，其中，形成所述第一集成电路进一步包括：
在形成所述介电层之前，在所述第一环形接合支撑结构上实施第二平坦化工艺，使得所述第一环形接合支撑结...

【专利技术属性】
技术研发人员：李昇展，周正贤，蔡正原，黄志辉，吴国铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71