本实用新型专利技术涉及一种用于控制数控衰减器信号过冲的电路，是包括射频衰减模块、驱动控制模块、逻辑控制模块，射频衰减模块由多个不同衰减量的衰减模块级联构成，每个衰减模块包括电阻、控制开关，有衰减状态和参考状态两种工作状态；逻辑控制模块输出控制信号至驱动控制模块；驱动控制模块将控制信号转换为反相控制信号，通过反相控制信号控制衰减模块工作状态的组合，得到不同的总衰减量。优点：在逻辑控制模块和射频衰减模块之间插入驱动控制电路，通过改变控制信号的上升沿和下降沿的延时，无需加入额外的逻辑控制电路就能够解决数控衰减器在状态切换过程中出现信号过冲的问题，电路结构简单效果明显。
【技术实现步骤摘要】
用于控制数控衰减器信号过冲的电路
本技术是一种用于控制数控衰减器信号过冲的电路，属于集成电路设计
技术介绍
随着无线通信技术的快速发展，无线射频应用的前景越来越好，特别是集成电路产业的发展，工艺水平不断提升，无线收发机模块的小型化、集成化成为趋势。研究适用于射频频段的无线通信芯片成为关注的热点。在通信领域，接收系统中接收机接收到的信号幅度会随着与信号源距离的变化，为了保证内部的信道不被幅度过大的信号阻塞，需要增加信号幅度控制模块；发射系统中需要精确地调节发射功率，在功率放大器前增加幅度控制模块可以精确地控制增益，满足发射功率可控的要求。衰减器可以精确的控制信号幅度，并且具有低功耗、高线性度以及较宽的工作带宽，有着广泛的应用。数控衰减器利用编码控制各级开关导通和关断，选择相应的衰减模块，实现衰减量的步进或叠加。但是数控衰减器在不同衰减量切换过程中会出现信号过冲，即数控衰减器的衰减量在切换过程中出现小于初始值和最终设定值的状态。当切换过程中信号过冲的幅度较大和持续时间较长时，可能会损坏后级电路，如接受链路中的滤波器和发射链路中的功率放大器，大大降低系统的工作可靠性。
技术实现思路
本技术提出的是一种用于控制数控衰减器信号过冲的电路，其目的在于针对数控衰减器在衰减状态切换过程中出现信号过冲的问题，提出了一种可用于控制数控衰减器信号过冲的电路，改变负载晶体管的宽长比，即可实现信号上升沿和下降沿的时间控制，从而解决信号过冲的问题本技术的技术解决方案：用于控制数控衰减器信号过冲的电路，是包括射频衰减模块101、驱动控制模块102、逻辑控制模块103，所述射频衰减模块101由多个不同衰减量的衰减模块级联构成，每个衰减模块包括电阻、控制开关，有衰减状态和参考状态两种工作状态；所述逻辑控制模块103的控制信号输出端连接驱动控制模块102控制信号输入端，输出控制信号D至驱动控制模块102；驱动控制模块102的反相控制信号输出端连接射频衰减模块101的反相控制信号输入端，驱动控制模块102将控制信号D转换为反相控制信号CP和CN，通过反相控制信号CP和CN控制衰减模块工作状态的组合，得到不同的总衰减量。所述衰减模块包括串联电阻R1、并联电阻R2、串联开关201和并联开关202，所述串联电阻R1与串联开关201并联组成串联电路，并联电阻R2和并联开关202串联组成并联电路，并联电路一端连接串联电路，另一端接地；所述串联开关201和并联开关202分别由反相控制信号CP、CN控制，当控制信号CP为高电平，CN为低电平时，串联开关201导通，并联开关202关断，此时衰减模块为参考状态；当控制信号CP为低电平，CN为高电平时，串联开关201关断，并联开关202导通，此时衰减模块为衰减状态。所述串联开关201由场效应晶体管M17和栅极串联电阻R3组成，并联开关202由场效应晶体管M18和栅极串联电阻R4组成，场效应晶体管的栅极电压变化与控制电压变化的响应保持一致，不同衰减模块中的场效应晶体管的总栅宽和栅极串联电阻保持反比关系。所述驱动控制模块102包括输入单端转反相电路、电平移位电路和输出驱动电路；所述的单端转反相电路的输入端接逻辑控制模块，第一输出端接电平移位电路第一输入端，第二输出端接电平移位电路的第二输入端，将单端的输入信号转换为反相信号输出。所述的电平移位电路包括PMOS晶体管M9、PMOS晶体管M10、PMOS晶体管M13和PMOS晶体管M14，NMOS晶体管M11、NMOS晶体管M12、NMOS晶体管M15、NMOS晶体管M16。其中PMOS晶体管M9的栅极与Vin_P输入端口相连，漏极与PMOS晶体管M10的源极相连。PMOS晶体管M13的栅极与输入端口Vin_N相连，漏极与PMOS晶体管M14的源极相连。NMOS晶体管M11的漏极与PMOS晶体管M10的漏极相连，源极与NMOS晶体管M12的漏极相连，栅极与输入偏置V_Bias相连。NMOS晶体管M15的漏极与PMOS晶体管M14的漏极相连，源极与NMOS晶体管M16的漏极相连，栅极与输入偏置V_Bias相连。NMOS晶体管M12的栅极与NMOS晶体管M16的漏极相连，漏极与PMOS晶体管M16的栅极相连。所述的输出驱动电路，PMOS晶体管M1、PMOS晶体管M3、PMOS晶体管M5和PMOS晶体管M7，NMOS晶体管M2、NMOS晶体管M4、NMOS晶体管M6、NMOS晶体管M8。PMOS晶体管M7的栅极与输入端口Vin_P相连，漏极与PMOS晶体管M5的栅极相连。PMOS晶体管M5的漏极与输出端口Vout_N、，NMOS晶体管M6的漏极相连，栅极与NMOS晶体管M6的栅极相连。NMOS晶体管M8的栅极与NMOS晶体管M16的漏极相连，漏极与NMOS晶体管M6的源极相连。PMOS晶体管M3的栅极与输入端口Vin_N相连，漏极与PMOS晶体管M1的栅极相连。PMOS晶体管M1的漏极与输出端口Vout_P、，NMOS晶体管M2的漏极相连，栅极与NMOS晶体管M2的栅极相连。NMOS晶体管M4的栅极与NMOS晶体管M12的漏极相连，漏极与NMOS晶体管M2的源极相连。所述的电平移位电路将输入端的反相信号进行电平位移，输入到驱动电路的第二输入端口；所述的输出驱动电路，由输入晶体管M3、M4、M7、M8和控制信号边沿的负载晶体管M1、M2、M5、M6组成。增大负载晶体管M1和M5的宽长比，即减小负载晶体管M1和M5的导通电阻，可以减小控制信号上升沿的时间。增大负载晶体管M2和M6的宽长比，即减小负载晶体管M1和M5的导通电阻，可以减小控制信号下降沿的时间。所述驱动控制模块102改变控制信号的上升和下降沿，使得控制信号上升时间大于下降时间，从而使得衰减模块从衰减状态切换到参考状态的时间大于衰减模块从参考状态切换到衰减状态的时间，切换过程中，衰减量为大于衰减初始状态和最终状态的中间态，因此数控衰减器在不同衰减状态之间切换的过程中不会出现参考状态，避免数控衰减器在不同衰减状态的切换过程中出现信号过冲。所述射频衰减模块101包括0.5dB衰减模块110、1dB衰减模块111、2dB衰减模块112、4dB衰减模块113、8dB衰减模块114和16dB衰减模块115。本技术的有益效果：1）在逻辑控制模块和射频衰减模块之间插入驱动控制电路，通过改变控制信号的上升沿和下降沿的延时，解决数控衰减器在状态切换过程中出现信号过冲的问题。2）无需加入额外的逻辑控制电路就能够解决任意状态之间切换的过冲问题，电路结构简单效果明显。附图说明附图1为数控衰减器的系统框图附图2为衰减模块的结构示意图附图3为衰减模块的电路原理图附图4为衰减态一切换到衰减态二的时序图附图5为衰减态二切换到衰减态一的时序图附图6为传统控制信号控制下的状态切换的输出信号波形附图7为驱动控制模块控制下的状态切换的输出信号波形附图8为电平移位电本文档来自技高网...
【技术保护点】
1.用于控制数控衰减器信号过冲的电路，其特征是包括射频衰减模块(101)、驱动控制模块(102)、逻辑控制模块(103)，所述射频衰减模块(101)由多个不同衰减量的衰减模块级联构成，每个衰减模块包括电阻和控制开关；所述逻辑控制模块(103)的控制信号输出端连接驱动控制模块(102)控制信号输入端；驱动控制模块(102)的反相控制信号输出端连接射频衰减模块(101)的反相控制信号输入端。/n
【技术特征摘要】
1.用于控制数控衰减器信号过冲的电路，其特征是包括射频衰减模块(101)、驱动控制模块(102)、逻辑控制模块(103)，所述射频衰减模块(101)由多个不同衰减量的衰减模块级联构成，每个衰减模块包括电阻和控制开关；所述逻辑控制模块(103)的控制信号输出端连接驱动控制模块(102)控制信号输入端；驱动控制模块(102)的反相控制信号输出端连接射频衰减模块(101)的反相控制信号输入端。
2.根据权利要求1所述的用于控制数控衰减器信号过冲的电路，其特征是所述衰减模块包括串联电阻(R1)、并联电阻(R2)、串联开关(201)和并联开关(202)，所述串联电阻(R1)与串联开关(201)并联组成串联电路，并联电阻(R2)和并联开关(202)串联组成并联电路，并联电路一端连接串联电路，另一端接地。
3.根据权利要求2所述的用于控制数控衰减器信号过冲的电路，其特征是所述串联开关(201)由场效应晶体管(M17)和栅极串联电阻(R3)组成，并联开关(202)由场效应晶体管(M18)和栅极串联电阻(R4)组成。
4.根据权利要求1所述的用于控制数控衰减器信号过冲的电路，其特征是所述驱动控制模块(102)包括输入单端转反相电路、电平移位电路和输出驱动电路；所述的单端转反相电路的输入端接逻辑控制模块，第一输出端接电平移位电路第一输入端，第二输出端接电平移位电路的第二输入端，将单端的输入信号转换为反相信号输出；所述的电平移位电路包括第一PMOS晶体管(M9)、第二PMOS晶体管(M10)、第三PMOS晶体管(M13)和第四PMOS晶体管(M14)，第一NMOS晶体管(M11)、第二NMOS晶体管(M12)、第三NMOS晶体管(M15)、第四NMOS晶体管(M16)；其中第一PMOS晶体管(M9)的栅极与Vin_P输入端口相连，漏极与第二PMOS晶体管(M10)的源极相连，第三PMOS晶体管(M13)的栅极与Vin_N输入端口相连，漏极与第四...
【专利技术属性】
技术研发人员：陈悦鹏，陈亮，周猛，
申请(专利权)人：南京国博电子有限公司，
类型：新型
国别省市：江苏;32
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