介电间隙填充制造技术

通常，提供关于用介电材料填充间隙的实例，例如填充用于浅沟槽隔离(STI)的鳍之间的沟槽。在一个实施例中，使用原子层沉积(ALD)工艺将第一介电材料共形地沉积在沟槽中。在共形地沉积第一介电材料之后，第一介电材料被转换为第二介电材料。在进一步的实例中，第一介电材料可以共形地沉积在另一个沟槽中，并且填充介电材料可以流入其他沟槽中并被转换。本发明专利技术实施例涉及介电间隙填充。

Dielectric gap filling

【技术实现步骤摘要】
介电间隙填充
本专利技术实施例涉及介电间隙填充。
技术介绍
半导体集成电路(IC)产业经历了指数增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC演变过程中，功能密度(例如，每芯片面积上的互连器件的数量)通常增加，而几何尺寸(例如，可使用制造工艺产生的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。随着器件按比例缩小，制造商已经开始使用新的和不同的材料和/或材料的组合来促进器件的按比例缩小。单独以及与新的和不同的材料结合使用的按比例缩小，也带来了前几代IC在较大几何形状下可能无法呈现的挑战。
技术实现思路
根据本专利技术的一些实施例，提供了一种半导体处理的方法，所述方法包括：使用原子层沉积(ALD)工艺在沟槽中共形地沉积第一介电材料；和在共形地沉积所述第一介电材料之后，将所述第一介电材料转换成第二介电材料。根据本专利技术的另一些实施例，还提供了一种半导体结构，包括：衬底，具有第一鳍和第二鳍，所述第一鳍的第一侧壁面向所述第二鳍的第二侧壁，宽度为所述第一鳍的第一侧壁至所述第二鳍的第二侧壁，所述宽度小于10nm；介电隔离件，设置在所述第一鳍的第一侧壁和所述第二鳍的第二侧壁之间，所述介电隔离件的顶面位于所述第一侧壁或所述第二侧壁的顶部下方，所述介电隔离件从所述第一鳍的第一侧壁延伸至所述第二鳍的第二侧壁而在其中没有空隙；以及栅极结构，设置在所述介电隔离件上方，并且沿着所述第一鳍的第一侧壁和所述第二鳍的第二侧壁并且位于所述第一鳍的第一侧壁和所述第二鳍的第二侧壁上方。根据本专利技术的另一些实施例，还提供了一种半导体处理的方法，所述方法包括：在衬底中的第一沟槽和第二沟槽中共形地沉积第一介电材料，所述第一沟槽限定在第一鳍和第二鳍之间，所述第二沟槽限定在第三鳍和第四鳍之间，所述第二沟槽比所述第一沟槽宽；在共形地沉积所述第一介电材料之后，使所述第二介电材料流入所述第二沟槽中；和将所述第一介电材料转换为第三介电材料，并且将所述第二介电材料转换为第四介电材料。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A-1B、2、3、4、5A-5B、6、7A-7B和8A-8B是根据一些实施例的在用于形成鳍式场效应晶体管(FinFET)的示例性工艺期间的各个阶段的相应中间结构的视图。图9至14是各种前体气体的化合物的示意图。图15是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。图16是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。图17是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。通常，本公开提供了涉及用介电材料填充间隙的示例实施例。更具体地，本文描述的示例性实施例涉及用介电材料填充具有窄尺寸的间隙，而不在介电材料中形成接缝或空隙。在一些实例中，原子层沉积(ALD)工艺用于在间隙中沉积介电材料，诸如鳍之间的沟槽。随后的工艺将介电材料转换成另一种介电材料。作为实例，后续工艺可包括在含氧环境中的退火，在含氧环境中的气体浸渍，含氧的等离子体，和/或在含氧环境中的紫外(UV)处理。在一些实例中，转换的介电材料可以填充间隙而不会在其中形成接缝或空隙。在转换的介电材料形成在鳍之间的沟槽中的实例中，可以减少或避免鳍的弯曲。可以实现其他益处。本文描述的示例实施例是在前段制程(FEOL)处理中在鳍之间形成诸如浅沟槽隔离(STI)的隔离区域的上下文中描述的。鳍可用于形成鳍式场效应晶体管(FinFET)。其他实施例可以在其他上下文中实现。示例性实施例可以广泛应用于将要用介电材料填充的任何间隙，沟槽，凹槽，开口等。可以在FEOL处理，中段制程(MEOL)处理和后段制程(BEOL)处理中形成和填充这样的间隙等。本公开的各方面可以在将要用介电材料填充间隙等的任何上下文中实现。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易理解可以做出的其他修改，并且这样的修改在其他实施例的范围内是可以预期的。尽管可以以特定顺序描述方法实施例，但是可以以任何逻辑顺序执行各种其他方法实施例，并且可以包括比本文描述的步骤更少或更多的步骤。在一些附图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其他组件或部件，这是为了便于描绘这些附图。图1A-1B至8A-8B根据一些实施例示出了在用于形成FinFET的示例性工艺期间的各个阶段的各个中间结构的视图。图1A示出了在示例性方法的阶段的中间结构的截面图。图1B是中间结构的透视图。中间结构包括形成在半导体衬底20上的鳍22。半导体衬底20可以是或包括块状半导体衬底，绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。在一些实施例中，半导体衬底20的半导体材料可以包括诸如硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体；或其组合。鳍22形成在半导体衬底20上，诸如通过在半导体衬底20中蚀刻沟槽以形成鳍22。可以通过任何合适的方法在半导体衬底20中图案化鳍22。例如，可以使用一个或多个光刻工艺图案化鳍22，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍22。图1A示出了蚀刻到半导体衬底20中以形成鳍22的沟槽的示例性第一宽度W1和示例性第二宽度W2。第一宽度W1可以是小尺寸，例如小于或等于约10nm(例如，在约3nm至约10nm的范围内)。具有第一宽度W1的一个或多个沟槽可以具有高本文档来自技高网...

【技术保护点】
1.一种半导体处理的方法，所述方法包括：/n使用原子层沉积(ALD)工艺在沟槽中共形地沉积第一介电材料；和/n在共形地沉积所述第一介电材料之后，将所述第一介电材料转换成第二介电材料。/n

【技术特征摘要】
20180613 US 16/007,1611.一种半导体处理的方法，所述方法包括：
使用原子层沉积(ALD)工艺在沟槽中共形地沉积第一介电材料；和
在共形地沉积所述第一介电材料之后，将所述第一介电材料转换成第二介电材料。


2.根据权利要求1所述的方法，其中：
在共形地沉积所述第一介电材料之后，在所述沟槽的最窄宽度处的沟槽的相应侧壁的生长前沿保持不合并；和
在将所述第一介电材料转换成所述第二介电材料之后，所述第二介电材料填充所述沟槽的最窄宽度处的沟槽的侧壁之间的所述沟槽。


3.根据权利要求1所述的方法，其中，将所述第一介电材料转换为所述第二介电材料使得所述第一介电材料在所述第一介电材料被转换为所述第二介电材料时膨胀。


4.根据权利要求1所述的方法，其中，所述第二介电材料的密度低于所述第一介电材料的密度。


5.根据权利要求1所述的方法，其中，所述第二介电材料具有比所述第一介电材料更低的介电值(k值)。


6.根据权利要求1所述的方法，其中，所述原子层沉积工艺包括一个或多个循环，每个循环包括：
脉冲包含硅和有机基团的前体气体，所述前体气体不含氧；和
脉冲包含氮的反应气体。


7.根据权利要求1所述的方法，其中：
所...

【专利技术属性】
技术研发人员：彭羽筠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;TW