一种锁存电路制造技术

本申请适用于锁存电路技术领域，提供了一种锁存电路，包括：选通控制模块、数据锁存模块、滤波模块；所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端。通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。

A latch circuit

The application is applicable to the technical field of lock circuit, and provides a lock circuit, which comprises a gate control module, a data lock module and a filter module; the output end of the gate control module is connected with the input end of the data lock module; the output end of the data lock module is connected with the input end of the data to be filtered of the filter module, and is connected with the input end of the data to be filtered of the gate control module Output terminal. The input data is received by the strobe control module. When the strobe control module is in the off state, the latch circuit is in the latch mode. The strobe control module stops the input data latch module, and the data latch module latches the received input data, so that when the latch circuit is in the latch mode, the input data can be effectively isolated; by connecting the The high pulse burr in the input data can be effectively removed by filtering the input data into the filtering module.

【技术实现步骤摘要】
一种锁存电路
本申请涉及锁存电路
，尤其涉及一种锁存电路。
技术介绍
锁存，就是把信号暂存以维持某种电平状态。锁存电路的最主要作用是缓存，其次是完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。锁存电路可以在特定输入脉冲电平作用下改变状态达到数据锁存的目的。但是现有的锁存电路，在数据锁定后，输入信号不能很好地被隔离，输入信号容易对锁存数据造成影响。
技术实现思路
有鉴于此，本申请实施例提供了一种锁存电路，以解决现有技术中输入信号不能被有效隔离的问题。本申请实施例的第二方面提供了一种锁存电路，包括：选通控制模块、数据锁存模块、滤波模块；所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端；所述选通控制模块接收输入数据，并将所述输入数据输入所述数据锁存模块，当所述选通控制模块为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块，所述滤波模块对所述待滤波数据进行滤波处理得到输出数据。可选的，所述选通控制模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管；所述第一晶体管的栅极与所述第四晶体管的栅极连接后作为所述选通控制模块的第一输入端，所述第一晶体管的源极连接电源，所述第一晶体管的漏极连接所述第二晶体管的源极；所述第二晶体管的栅极为所述选通控制模块的第二输入端，所述第二晶体管的漏极连接所述第三晶体管的漏极；所述第三晶体管的栅极为所述选通控制模块的第三输入端，所述第三晶体管的源极连接所述第四晶体管的漏极；所述第四晶体管的源极接地；当所述选通控制模块的第二输入端接收低电平，且所述选通控制模块的第三输入端接收高电平时，所述选通控制模块为选通状态，所述锁存电路为选通模式，所述选通控制模块将接收到的输入数据输入所述数据锁存模块；当所述选通控制模块的第二输入端接收高电平，且所述选通控制模块的第三输入端接收低电平时，所述选通控制模块为关断状态，所述锁存电路为锁存模式，所述选通控制模块停止将接收到的输入数据输入所述数据锁存模块。可选的，所述数据锁存模块包括：第一反相器、第二反相器；所述第一反相器的输入端为所述数据锁存模块的输入端，且连接所述选通控制模块的输出端，所述第一反相器的输出端连接所述第二反相器的输入端；所述第二反相器的输出端为所述数据锁存模块的输出端，且连接所述第二反相器的输入端。可选的，所述滤波模块包括：第一触发器、第二触发器、逻辑门；所述第一触发器的数据输入端连接所述第二触发器的数据输入端后作为所述滤波模块的待滤波数据输入端，所述第一触发器的时钟信号输入端为所述滤波电路的第一时钟信号输入端，所述第二触发器的时钟信号输入端为所述滤波电路的第二时钟信号输入端；所述第一触发器的输出端连接所述逻辑门的第一输入端，所述第二触发器的输出端连接所述逻辑门的第二输入端；所述逻辑门的输出端为所述滤波模块的输出端。可选的，所述锁存电路还包括：第一输入模块；所述第一输入模块的第一输出端连接所述选通控制模块的第一输入端；所述第一输入模块的第二输出端连接所述选通控制模块的第二输入端；当所述第一输入模块接收到低电平信号时，所述第一输入模块的第一输出端输出高电平信号，所述第一输入模块的第二输出端输出低电平信号；当所述第一输入模块接收到高电平信号时，所述第一输入模块的第一输出端输出低电平信号，所述第一输入模块的第二输出端输出高电平信号。可选的，所述第一输入模块包括：第三反相器、第四反相器；所述第三反相器的输入端为所述第一输入模块的输入端，所述第三反相器的输出端为所述第一输入模块的第一输出端；所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端为所述第一输入模块的第二输出端。可选的，所述锁存电路还包括：第二输入模块；所述第二输入模块的第一输出端连接所述滤波模块的第二输入端；所述第二输入模块的第二输出端连接所述滤波模块的第三输入端；当所述第二输入模块接收到低电平信号时，所述第二输入模块的第一输出端输出高电平信号，所述第二输入模块的第二输出端输出低电平信号；当所述第二输入模块接收到高电平信号时，所述第二输入模块的第一输出端输出低电平信号，所述第二输入模块的第二输出端输出高电平信号。可选的，所述第二输入模块包括：第五反相器、第六反相器；所述第五反相器的输入端为所述第二输入模块的输入端，所述第五反相器的输出端为所述第二输入模块的第一输出端；所述第六反相器的输入端连接所述第五反相器的输出端，所述第六反相器的输出端为所述第二输入模块的第二输出端。可选的，所述锁存电路还包括：第七反相器；所述第七反相器的输入端连接所述数据锁存模块的输出端，所述第七反相器的输出端连接所述滤波模块的第一输入端。可选的，所述反相器包括：第五晶体管、第六晶体管；所述第五晶体管的栅极与所述第六晶体管的栅极为所述反相器的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极为所述反相器的输出端；所述第五晶体管的源极连接电源，所述第五晶体管的漏极连接所述第六晶体管的漏极；所述第六晶体管的源极接地。本申请实施例与现有技术相比存在的有益效果是：本申请实施例中通过选通控制模块接收输入数据，当选通控制模块为关断状态时，锁存电路为锁存模式，选通控制模块停止将输入数据锁存模块，数据锁存模块将已接收到的输入数据进行锁存，使得在锁存电路处于锁存模式时，输入数据能够被有效隔离；通过在数据锁存模块后接入滤波模块，对输入数据进行滤波处理，可以有效滤除输入数据中的高脉冲毛刺。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本申请实施例提供的锁存电路的示意图；图2是本申请另一实施例提供的锁存电路的示意图；图3是本申请实施例提供的第一输入模块的示意图；图4是本申请实施例提供的第二输入模块的示意图；图5是本申请实施例提供的反相器的示意图；图6是本申请实施例提供的滤除毛刺时序图。具体实施方式以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中本文档来自技高网...

【技术保护点】
1.一种锁存电路，其特征在于，包括：/n选通控制模块、数据锁存模块、滤波模块；/n所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端；/n所述选通控制模块接收输入数据，并将所述输入数据输入所述数据锁存模块，当所述选通控制模块为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块，所述滤波模块对所述待滤波数据进行滤波处理得到输出数据。/n

【技术特征摘要】
1.一种锁存电路，其特征在于，包括：
选通控制模块、数据锁存模块、滤波模块；
所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端；
所述选通控制模块接收输入数据，并将所述输入数据输入所述数据锁存模块，当所述选通控制模块为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块，所述滤波模块对所述待滤波数据进行滤波处理得到输出数据。


2.如权利要求1所述的锁存电路，其特征在于，所述选通控制模块包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管；
所述第一晶体管的栅极与所述第四晶体管的栅极连接后作为所述选通控制模块的第一输入端，所述第一晶体管的源极连接电源，所述第一晶体管的漏极连接所述第二晶体管的源极；
所述第二晶体管的栅极为所述选通控制模块的第二输入端，所述第二晶体管的漏极连接所述第三晶体管的漏极；
所述第三晶体管的栅极为所述选通控制模块的第三输入端，所述第三晶体管的源极连接所述第四晶体管的漏极；
所述第四晶体管的源极接地；
当所述选通控制模块的第二输入端接收低电平，且所述选通控制模块的第三输入端接收高电平时，所述选通控制模块为选通状态，所述锁存电路为选通模式，所述选通控制模块将接收到的输入数据输入所述数据锁存模块；
当所述选通控制模块的第二输入端接收高电平，且所述选通控制模块的第三输入端接收低电平时，所述选通控制模块为关断状态，所述锁存电路为锁存模式，所述选通控制模块停止将接收到的输入数据输入所述数据锁存模块。


3.如权利要求1所述的锁存电路，其特征在于，所述数据锁存模块包括：
第一反相器、第二反相器；
所述第一反相器的输入端为所述数据锁存模块的输入端，且连接所述选通控制模块的输出端，所述第一反相器的输出端连接所述第二反相器的输入端；
所述第二反相器的输出端为所述数据锁存模块的输出端，且连接所述第一反相器的输入端。


4.如权利要求1所述的锁存电路，其特征在于，所述滤波模块包括：
第一触发器、第二触发器、逻辑门；
所述第一触发器的数据输入端连接所述第二触发器的数据输入端后作为所述滤波模块的待滤波数据输入端，所述第一触发器的时钟信号输入端为所述滤波电路的第一时钟信号输入端，所述第二触发器的时钟信号输入端为所述滤波电路的第二时钟信号输入端；
所述第一触发器的输出端连接所述逻辑门的第一输入端，所述第二触发器的输出端连接所述逻辑门的第二输入端；
所述逻辑门的输出端为所述滤波模块的...

【专利技术属性】
技术研发人员：易海平，余俊，
申请(专利权)人：深圳指芯智能科技有限公司，
类型：发明
国别省市：广东;44