一种栅约束硅控整流器ESD器件及其实现方法技术

本发明专利技术公开了一种栅约束硅控整流器ESD器件及其实现方法，通过将现有栅约束硅控整流器ESD器件的连接阳极的高浓度P型掺杂替换为低浓度P型轻掺杂(20)，并于其上表面形成金属硅化物(30)，引出电极作为所述栅约束硅控整流器ESD器件的阳极，本发明专利技术可在提升维持电压的同时，简化制造工艺，降低因引入肖特基结的界面缺陷，并降低其接触电阻。

A gate constrained silicon controlled rectifier ESD device and its implementation

The invention discloses a gate constrained silicon controlled rectifier ESD device and a realization method thereof. By replacing the high concentration p-type doping of the connecting anode of the existing gate constrained silicon controlled rectifier ESD device with the low concentration p-type light doping (20), and forming a metal silicide (30) on its upper surface, the lead out electrode is used as the anode of the gate constrained silicon controlled rectifier ESD device, the invention can raise the maintenance voltage At the same time, the manufacturing process is simplified, the interface defects due to the introduction of Schottky junction are reduced, and the contact resistance is reduced.

【技术实现步骤摘要】
一种栅约束硅控整流器ESD器件及其实现方法
本专利技术涉及半导体集成电路
，特别是涉及一种新型的栅约束硅控整流器ESD(Electro-StaticDischarge，静电释放)器件及其实现方法。
技术介绍
在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般先进CMOS工艺集成电路的工作电压为1V左右，栅氧化层厚度约为14A(埃，0.1nm)为例，该先进CMOS工艺集成电路的防静电保护设计窗口通常为1.2V～2.8V之间，而先进CMOS工艺中的典型GGNMOS(Grounded-GateNMOS)静电保护器件的回滞效应的触发电压(Vt1)往往大于2.8V，所以业界首先提出了一种如图1所示的栅约束硅控整流器试图解决这个问题。如图1所示，该现有栅约束硅控整流器ESD器件包括多个浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、N阱(N-Well)60、P阱(P-Well)70、P型衬底(P-Sub)80、第一浮栅40、第二栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80左边生成一个N阱(N-Well)60，在P型衬底(P-Sub)80右边生成一个P阱(P-Well)70，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20置于N阱(N-Well)60上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构；在高浓度N型掺杂(N+)28左侧放置浅沟道隔离层(STI，ShallowTrenchIsolation)10，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用N阱(N-Well)60隔离(即其间的间隔为60的一部分)，在该部分N阱上方放置第一浮栅40，高浓度P型掺杂(P+)20的右侧为N阱(N-Well)60的一部分，该部分N阱(N-Well)60的宽度为A，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离，高浓度P型掺杂(P+)26右侧放置浅沟道隔离层(STI，ShallowTrenchIsolation)10，高浓度N型掺杂(N+)24的左侧为P阱(P-Well)70的一部分，该部分P阱(P-Well)70的宽度为B；在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成4个金属硅化物30，在高浓度N型掺杂(N+)24左侧的宽度为B的P阱上方和高浓度P型掺杂(P+)20右侧的宽度为A的N阱的上方放置第二栅极50，即第二栅极50在N阱和P阱分界处上方且不覆盖高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24；高浓度N型掺杂(N+)28上方的金属硅化物30引出电极连接至电源Vdd，高浓度P型掺杂(P+)20上方的金属硅化物30引出电极作为该新型栅约束硅控整流器ESD器件的阳极Anode，第二栅极50与高浓度N型掺杂(N+)24的上方的金属硅化物30以及高浓度P型掺杂(P+)26的上方的金属硅化物30相连并引出电极组成该现有栅约束硅控整流器ESD器件的阴极Cathode，使用时阴极接地Vss。对其实测结果发现其维持电压(Vh)过低，仅1.2V左右。目前，业界也在如图1所示的栅约束硅控整流器的基础上继而提出如图2的内嵌肖特基结的改进型栅约束硅控整流器来提升其维持电压(Vh)，即在高浓度N型掺杂(N+)24左侧的P阱(P-Well)70的上方直接形成金属层22以形成肖特基结(SchottkyJunction)，在金属层22的左侧的宽度为B-S的P阱(P-Well)70的上方和高浓度P型掺杂(P+)20右侧的宽度为A的N阱(N-Well)60的上方才是第二栅极(浮栅)50。如图1的栅约束硅控整流器及如图2的改进型栅约束硅控整流器的回滞效应特性如图3所示，左侧为图1的特性曲线，右侧为图2的特性曲线，由图3可以得出，如图2的内嵌肖特基结的改进型栅约束硅控整流器可以将其回滞效应的维持电压从1.2V提升至2V，而触发电压则控制在2.4V，仍然低于2.8V，所以如图2的内嵌肖特基结的栅约束硅控整流器更适用于先进CMOS工艺集成电路的防静电保护设计。但肖特基结的引入导致其工艺更加复杂，另外金属半导体接触界面容易引入界面缺陷，而且肖特基结的接触电阻较高。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种栅约束硅控整流器ESD器件及其实现方法，以在提升维持电压的同时，简化制造工艺，降低因引入肖特基结的界面缺陷，并降低其接触电阻。为达上述及其它目的，本专利技术提出一种栅约束硅控整流器ESD器件，所述ESD器件包括：半导体衬底(80)；生成于所述半导体衬底(80)中的N阱(60)和P阱(70)；高浓度N型掺杂(28)、低浓度P型轻掺杂(20)置于N阱(60)上部，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于所述P阱(70)上部；在所述高浓度N型掺杂(28)的上方、低浓度P型轻掺杂(20)的上方及所述高浓度N型掺杂(24)的上方、高浓度P型掺杂(26)的上方分别生成金属硅化物(30)；所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至连接电源，所述低浓度P型轻掺杂(20)上方的金属硅化物(30)引出电极作为所述栅约束硅控整流器ESD器件的阳极，所述高浓度N型掺杂(24)的上方的金属硅化物(30)与所述高浓度P型掺杂(26)上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器ESD器件的阴极。优选地，所述低浓度P型轻掺杂(20)、所述N阱(60)以及所述P阱(70)构成等效PNP三极管结构。优选地，所述N阱(60)、P阱(70)与所述高浓度N型掺杂(24)构成等效NPN三极管结构。优选地，所述高浓度N型掺杂(28)左侧设置浅沟道隔离层(10)，所述高浓度N型掺杂(28)、低浓度P型轻掺杂(20)间利用所述N阱(60)隔离，在该部分N阱上方放置第一浮栅(40)，所述低浓度P型轻掺杂(20)的右侧为所述N阱(60)的一部分，该部分N阱的宽度为A。优选地，所述高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离，所述高浓度P型掺杂(26)右侧放置浅沟道隔离层(10)，所述高浓度N型掺杂(24)左侧为所述P阱(70)的一部分，该部分P阱的宽度为B<本文档来自技高网...

【技术保护点】
1.一种栅约束硅控整流器ESD器件，其特征在于，所述ESD器件包括：/n半导体衬底(80)；/n生成于所述半导体衬底(80)中的N阱(60)和P阱(70)；/n高浓度N型掺杂(28)、低浓度P型轻掺杂(20)置于N阱(60)上部，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于所述P阱(70)上部；/n在所述高浓度N型掺杂(28)的上方、低浓度P型轻掺杂(20)的上方及所述高浓度N型掺杂(24)的上方、高浓度P型掺杂(26)的上方分别生成金属硅化物(30)；/n所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至连接电源，所述低浓度P型轻掺杂(20)上方的金属硅化物(30)引出电极作为所述栅约束硅控整流器ESD器件的阳极，所述高浓度N型掺杂(24)的上方的金属硅化物(30)与所述高浓度P型掺杂(26)上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器ESD器件的阴极。/n

【技术特征摘要】
1.一种栅约束硅控整流器ESD器件，其特征在于，所述ESD器件包括：
半导体衬底(80)；
生成于所述半导体衬底(80)中的N阱(60)和P阱(70)；
高浓度N型掺杂(28)、低浓度P型轻掺杂(20)置于N阱(60)上部，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于所述P阱(70)上部；
在所述高浓度N型掺杂(28)的上方、低浓度P型轻掺杂(20)的上方及所述高浓度N型掺杂(24)的上方、高浓度P型掺杂(26)的上方分别生成金属硅化物(30)；
所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至连接电源，所述低浓度P型轻掺杂(20)上方的金属硅化物(30)引出电极作为所述栅约束硅控整流器ESD器件的阳极，所述高浓度N型掺杂(24)的上方的金属硅化物(30)与所述高浓度P型掺杂(26)上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器ESD器件的阴极。


2.如权利要求1所述的一种栅约束硅控整流器ESD器件，其特征在于：所述低浓度P型轻掺杂(20)、所述N阱(60)以及所述P阱(70)构成等效PNP三极管结构。


3.如权利要求1所述的一种栅约束硅控整流器ESD器件，其特征在于：所述N阱(60)、P阱(70)与所述高浓度N型掺杂(24)构成等效NPN三极管结构。


4.如权利要求1所述的一种栅约束硅控整流器ESD器件，其特征在于：所述高浓度N型掺杂(28)左侧设置浅沟道隔离层(10)，所述高浓度N型掺杂(28)、低浓度P型轻掺杂(20)间利用所述N阱(60)隔离，在该部分N阱上方放置第一浮栅(40)，所述低浓度P型轻掺杂(20)的右侧为所述N阱(60)的一部分，该部分N阱的宽度为A。


5.如权利要求4所述的一种栅约束硅控整流器ESD器件，其特征在于：所述高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离，所述高浓度P型掺杂(26)右侧放置浅沟道隔离层(10)，所述高浓度N型掺杂(24)左侧为所述P阱(70)的一部分，该部分P阱的宽度为B。...

【专利技术属性】
技术研发人员：朱天志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31