半导体存储装置以及存储系统制造方法及图纸

实施方式提供在暂时中断编程动作来进行读出动作的序列中能够使性能提高的半导体存储装置以及存储系统。实施方式的半导体存储装置包括第1面以及第2面、与第1面对应设置的第1读出放大器、第1锁存电路以及第2锁存电路、与第2面对应设置的第2读出放大器、第3锁存电路以及第4锁存电路、和控制电路24。控制电路24连续从外部接收编程指令以及读出指令，将第1锁存电路的读出数据与第2锁存电路的编程数据交换，将第2锁存电路的读出数据向外部输出，在从外部接收到转送指令的情况下，将第1锁存电路的编程数据向第2锁存电路转送。

Semiconductor storage device and storage system

The embodiment provides a semiconductor storage device and a storage system capable of improving performance in a sequence of temporarily interrupting a programming action to perform a readout action. The semiconductor storage device according to the embodiment includes a first side and a second side, a first readout amplifier corresponding to the first side, a first latch circuit and a second latch circuit, a second readout amplifier corresponding to the second side, a third latch circuit and a fourth latch circuit, and a control circuit 24. The control circuit 24 continuously receives the programming instruction and the readout instruction from the outside, exchanges the readout data of the first latch circuit with the programming data of the second latch circuit, outputs the readout data of the second latch circuit to the outside, and transfers the programming data of the first latch circuit to the second latch circuit when the transfer instruction is received from the outside.

【技术实现步骤摘要】
半导体存储装置以及存储系统本申请基于日本专利申请2018－97573号(申请日：2018年5月22日)为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
本专利技术的实施方式涉及半导体存储装置以及存储系统。
技术介绍
作为半导体存储装置的一种，公知有NAND型闪存(flashmemory)。另外，公知有具备以三维层叠的多个存储单体(memorycell)的NAND型闪存。
技术实现思路
实施方式提供在暂时中断编程动作来进行读出动作的序列(sequence)中能够使性能提高的半导体存储装置以及存储系统。实施方式涉及的半导体存储装置具备：第1面以及第2面，分别包括多个存储单体；第1读出放大器(senseamplifier)，从上述第1面读出数据；第1锁存电路，能够保持由上述第1读出放大器读出的读出数据；第2锁存电路，能够保持从上述第1锁存电路转送的读出数据，并能够保持从外部输入的编程数据；第2读出放大器，从上述第2面读出数据；第3锁存电路，能够保持由上述第2读出放大器读出的读出数据；第4锁存电路，能够保持从上述第3锁存电路转送的读出数据，并能够保持从外部输入的编程数据；以及控制电路，控制编程动作以及读出动作。上述控制电路连续从外部接收第1编程指令以及读出指令，在上述第2锁存电路保持了与上述第1编程指令一同被输入的第1编程数据，上述第1锁存电路保持了响应于上述读出指令而读出的第1读出数据的状态下，将上述第1锁存电路的上述第1读出数据与上述第2锁存电路的上述第1编程数据交换，将上述第2锁存电路的上述第1读出数据向外部输出，在从外部接收到转送指令的情况下，将上述第1锁存电路的上述第1编程数据向上述第2锁存电路转送。附图说明图1是第1实施方式涉及的存储系统的框图。图2是图1所示的NAND型闪存的框图。图3是图2所示的输入输出电路21的框图。图4是图2所示的面PB的框图。图5是面PB所包含的一个模块BLK的电路图。图6是模块BLK的一部分区域的剖视图。图7是表示存储单体晶体管的阈值分布的一个例子的示意图。图8是图4所示的读出放大器单元以及数据寄存器的框图。图9是对第1实施方式涉及的DataInSuspend序列进行说明的时间图。图10是对图2所示的地址寄存器的动作进行说明的图。图11是对交换扫描进行说明的示意图。图12是对比较例涉及的DataInSuspend序列进行说明的时间图。图13A是对变形例涉及的DataInSuspend序列进行说明的时间图。图13B是对变形例涉及的DataInSuspend序列进行说明的时间图。图14是第2实施方式涉及的地址寄存器的电路图。图15是对第2实施方式涉及的DataInSuspend序列进行说明的时间图。图16是对比较例涉及的DataInSuspend序列进行说明的时间图。图17是第3实施方式涉及的提取出数据寄存器的周边电路后的框图。图18是对数据输入(datain)处理以及数据输出(dataout)处理进行说明的图。图19是对数据寄存器间的数据转送处理进行说明的图。图20是对第3实施方式涉及的DataInSuspend序列进行说明的时间图。图21是表示第4实施方式涉及的存储单体晶体管MT的阈值分布的一个例子的示意图。图22是第4实施方式涉及的读出放大器单元以及数据寄存器的框图。图23A是对第4实施方式涉及的DataInSuspend序列进行说明的时间图。图23B是对第4实施方式涉及的DataInSuspend序列进行说明的时间图。附图标记的说明1…存储系统，2…NAND型闪存，3…存储控制器，4…主机装置，10…主机接口电路，11…处理器，12…RAM，13…缓冲存储器，14…NAND接口电路，15…ECC电路，16…总线，20…存储单体阵列，21…输入输出电路，22…逻辑控制电路，23A…状态寄存器，23B…地址寄存器，23C…指令寄存器，24…序列发生器，25…电压生成电路，26…行解码器，27…列解码器，28…读出放大器单元，29…数据寄存器，30…阱区域，31～33…布线层，34…存储孔，35…半导体层，36…栅极绝缘膜，37…电荷蓄积层，38…模块绝缘膜，39，42、45…接触塞，40、43、46…金属布线层，41、44…扩散区域，50、51…锁存电路组，52…总线，53…数据总线，54…振荡器。具体实施方式以下，参照附图对实施方式进行说明。以下所示的几个实施方式例示了用于使本专利技术的技术思想具体化的装置以及方法，本专利技术的技术思想并不由构成部件的形状、构造、配置等决定。各功能模块能够作为将硬件以及软件的任意一方或者双方组合而成的模块来实现。各功能模块并不需要如以下的例子那样加以区别。例如，一部分的功能可以通过与例示的功能模块不同的功能模块执行。并且，例示的功能模块可以分割为更细的功能子模块。其中，在以下的说明中，对具有相同功能以及构成的要素赋予相同的附图标记，仅在必要的情况下进行重复说明。[1]第1实施方式[1－1]存储系统1的构成图1是第1实施方式涉及的存储系统1的框图。存储系统1具备NAND型闪存(半导体存储装置)2以及存储控制器3。存储系统1可以在搭载有主机装置的母板上安装构成存储系统1的多个芯片来构成，也可以构成为由一个模块实现存储系统1的系统LSI(large-scaleintegratedcircuit：大规模集成电路)，或者SoC(systemonchip：片上系统)。作为存储系统1的例子，可举出SDTM卡那样的存储卡、SSD(solidstatedrive：固态硬盘)以及eMMC(embeddedmultimediacard：嵌入式多媒体卡)等。NAND型闪存2具备多个存储单体(也称为存储单体晶体管)，以非易失的方式存储数据。对于NAND型闪存2的具体构成将后述。存储控制器3响应于来自主机装置4的命令，命令对NAND型闪存2进行写入(也称为编程)、读出以及擦除等。另外，存储控制器3对NAND型闪存2的存储空间进行管理。存储控制器3具备主机接口电路(主机I/F)10、处理器11、RAM(RandomAccessMemory)12、缓冲存储器13、NAND接口电路(NANDI/F)14以及ECC(ErrorCheckingandCorrecting：错误检验和纠正)电路15等。这些模块经由总线16相互连接。主机接口电路10经由主机总线与主机装置4连接，与主机装置4之间进行接口处理。另外，主机接口电路10与主机装置4之间进行命令、地址以及数据的收发。处理器11例如由CPU(CentralProcessingunit)构成。处理器11控制存储控制器3整体的动作。例如，处理器11在从主机装置4接收到写入命令的情况下，响应于该本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其中，具备：/n第1面以及第2面，分别包括多个存储单体；/n第1读出放大器，从上述第1面读出数据；/n第1锁存电路，能够保持由上述第1读出放大器读出的读出数据；/n第2锁存电路，能够保持从上述第1锁存电路转送的读出数据，并能够保持从外部输入的编程数据；/n第2读出放大器，从上述第2面读出数据；/n第3锁存电路，能够保持由上述第2读出放大器读出的读出数据；/n第4锁存电路，能够保持从上述第3锁存电路转送的读出数据，并能够保持从外部输入的编程数据；以及/n控制电路，控制编程动作以及读出动作，/n上述控制电路连续从外部接收第1编程指令以及读出指令，/n在上述第2锁存电路保持了与上述第1编程指令一同被输入的第1编程数据，上述第1锁存电路保持了响应于上述读出指令而读出的第1读出数据的状态下，将上述第1锁存电路的上述第1读出数据与上述第2锁存电路的上述第1编程数据交换，/n将上述第2锁存电路的上述第1读出数据向外部输出，/n在从外部接收到转送指令的情况下，将上述第1锁存电路的上述第1编程数据向上述第2锁存电路转送。/n

【技术特征摘要】
20180522 JP 2018-0975731.一种半导体存储装置，其中，具备：
第1面以及第2面，分别包括多个存储单体；
第1读出放大器，从上述第1面读出数据；
第1锁存电路，能够保持由上述第1读出放大器读出的读出数据；
第2锁存电路，能够保持从上述第1锁存电路转送的读出数据，并能够保持从外部输入的编程数据；
第2读出放大器，从上述第2面读出数据；
第3锁存电路，能够保持由上述第2读出放大器读出的读出数据；
第4锁存电路，能够保持从上述第3锁存电路转送的读出数据，并能够保持从外部输入的编程数据；以及
控制电路，控制编程动作以及读出动作，
上述控制电路连续从外部接收第1编程指令以及读出指令，
在上述第2锁存电路保持了与上述第1编程指令一同被输入的第1编程数据，上述第1锁存电路保持了响应于上述读出指令而读出的第1读出数据的状态下，将上述第1锁存电路的上述第1读出数据与上述第2锁存电路的上述第1编程数据交换，
将上述第2锁存电路的上述第1读出数据向外部输出，
在从外部接收到转送指令的情况下，将上述第1锁存电路的上述第1编程数据向上述第2锁存电路转送。


2.一种半导体存储装置，其中，具备：
第1面以及第2面，分别包括多个存储单体；
第1读出放大器，从上述第1面读出数据；
第1锁存电路，能够保持由上述第1读出放大器读出的读出数据；
第2锁存电路，能够保持从上述第1锁存电路转送的读出数据，并能够保持从外部输入的编程数据；
第2读出放大器，从上述第2面读出数据；
第3锁存电路，能够保持由上述第2读出放大器读出的读出数据；
第4锁存电路，能够保持从上述第3锁存电路转送的读出数据，并能够保持从外部输入的编程数据；以及
控制电路，控制编程动作以及读出动作，
上述控制电路连续从外部接收第1编程...

【专利技术属性】
技术研发人员：佐藤淳一，菅原昭雄，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP