一种用于测试时钟网络延时的方法及数字通信设备技术

本申请公开了一种用于测试时钟网络延时的方法及数字通信设备，该数字通信设备包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器。时钟芯片在接收到时钟源发送的第一时钟信号时，对第一时钟信号进行分频，得到多个同源的第二时钟信号，然后通过多条时钟线路将多个第二时钟信号发送给多个第一切换器，之后，通过每个第一切换器的切换功能确定与时钟缓冲器连接，或者与第二切换器连接，实现对输出的每个第二时钟信号的延时测量，从而可以根据每个第二时钟信号的延时，对每个第二时钟信号进行相位补偿，进而保证了每个时钟缓冲器输出的第二时钟信号的相位和第一时钟信号的相位同步，实现了数字通信设备内时钟网络的时间同步。

A method for testing clock network delay and digital communication equipment

【技术实现步骤摘要】
一种用于测试时钟网络延时的方法及数字通信设备
本申请涉及数字通信
，尤指一种用于测试时钟网络延时的方法及数字通信设备。
技术介绍
随着5G技术的应用发展，对于时间同步的精度(例如纳秒级精度)需求会越来越普及。而时间同步的方式主要有2种：相位同步(两个时钟每时每刻的时间都保持一致)和频率同步(两个时钟的时间不一样，但是保持一个恒定的时间差，例如1个小时的时间差)。一般，相位同步和频率同步应用于网络测量和控制系统的精密时钟同步协议标准即IEEE1588协议。在IEEE1588协议v2版本即IEEE1588v2协议中，时间同步的精度达到了纳秒(ns)级。现有的时钟网络延时补偿目前有两种方案，比如在软件层对时钟网络进行延时补偿和在硬件层对时钟网络进行延时补偿。在软件层对时钟网络进行延时补偿的核心思想为：基于IEEE1588v2协议，在通信系统的同步过程中，主设备周期性发布高精度时间同步协议(PrecisionTimeProtocol，PTP)及时间信息，从设备的时钟端口接收主设备的时钟端口发来的时间戳信息，通信系统据此计算出主、从设备的线路时间延迟及主、从设备之间的时间差，并利用该时间差调整本地时间，使从设备时间保持与主设备时间一致的频率与相位。该方案的缺点在于，时间戳的生成需要借助于设备自身的硬件时钟，当硬件时钟的同步性能差时，会影响到软件层的同步精度，而硬件时钟的同步性能很难通过PTP算法提升。在硬件层对时钟网络进行延时补偿的核心思想为：通过例如全球定位系统(GlobalPositioningSystem，GPS)这类高精准度的时钟，以及对硬件时钟网络的固定延时补偿，设备内逐级同步，从而使通信系统每个节点的参考时钟的频率和相位保持一致。该方案的缺点在于，高精准度的时钟成本较高，无法保证通信系统中的每个设备都能使用，以及对每个设备中的硬件时钟网络的固定延时补偿精度有限，无法满足高精度PTP算法的延时需求。综上，影响通信系统时间同步精度的因素，主要是软件层中PTP算法的延时补偿精度，以及硬件层中各个设备自身硬件线路的延时补偿精度。而通过IEEE1588v2协议计算时钟网路的延时补偿均基于硬件的参考时钟，设备硬件参考时钟的同步性能必然会影响软件层时钟网络的时间同步精度。因此，提高设备内部的硬件参考时钟的同步精度有着非常重要的意义。
技术实现思路
本申请实施例提供一种用于测试时钟网络延时的方法及数字通信设备，用以补偿数字通信设备内时钟网络的延时，实现数字通信设备中的时钟网络的时间同步。第一方面，本申请实施例提供一种数字通信设备，包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所述多个第一切换器与所述多个时钟缓冲器或所述第二切换器连接；其中，所述时钟芯片，用于对接收到的时钟源发送的第一时钟信号进行分频，得到同源的多个第二时钟信号；将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器；所述多条时钟线路与所述多个第一切换器一一对应；所述多个第一切换器中的每个第一切换器，用于根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器；所述多个第一切换器中的每个第一切换器对应不同的测试线路；所述第二切换器，用于根据第二预设策略将接收到的第三时钟信号发送给所述时钟芯片；所述第三时钟信号为所述多个第二时钟信号中的一个第二时钟信号；所述时钟芯片，还用于计算所述第三时钟信号在第一通路传输的第一延时；在将所述第三时钟信号通过第一时钟线路发送到第一时钟缓冲器之前，根据所述第一延时对所述第三时钟信号进行相位补偿，以使所述第一时钟缓冲器输出的第三时钟信号的相位，与所述第一时钟信号的相位同步；所述第一通路为由所述第一时钟线路、第三切换器、第一测试线路和所述第二切换器构成的一个通路；所述第三切换器为所述第一时钟线路与所述第一时钟缓冲器对应的第一切换器；所述第一测试线路为所述第三切换器对应的测试线路；所述第一时钟缓冲器为所述多个时钟缓冲器中的一个时钟缓存器；所述第一时钟线路为所述多条时钟线路中的一条时钟线路。本申请实施例中，时钟芯片通过每个第一切换器的切换功能，实现对输出的每个第二时钟信号的延时测量，从而可以根据测量得到的每个第二时钟信号的延时，对每个第二时钟信号进行相位补偿，进而保证了每个时钟缓冲器输出的第二时钟信号的相位和第一时钟信号的相位同步。另外，时钟芯片输出的多个第二时钟信号同源即由同一个第一时钟信号分频得到的，保证了多个第二时钟信号中的每个第二时钟信号之间频率同步，实现了数字通信设备内时钟网络的频率同步。由于时钟芯片输出的多个第二时钟信号中的每个第二时钟信号之间频率同步，且每个时钟缓冲器输出的第二时钟信号的相位与时钟芯片接收的第一时钟信号的相位同步，实现了数字通信设备内时钟网络的时间同步。在一种可能的设计中，所述第一时钟缓冲器用于：在与所述第三切换器断开连接时，保持所述第三时钟信号的输出状态不变。本申请实施例中，当第一时钟缓冲器与第三切换器断开连接时，第一时钟缓冲器保持第三时钟信号的输出状态不变。通过这种方式，保证了第一时钟缓冲器与第三切换器断开连接时，第一时钟缓冲器有第三时钟信号输出，避免了第一时钟缓冲器无第三时钟信号输出而对数字通信设备的系统运行造成影响。在一种可能的设计中，所述时钟芯片还用于：计算发送的第三时钟信号和接收到的第三时钟信号之间的相位差；根据所述相位差，计算得到所述第一延时。本申请实施例中，时钟芯片通过根据发送的第三时钟信号和接收到的第三时钟信号之间的相位差，计算得到第三时钟信号在第一通路传输的第一延时。进一步的，在后续计算第三时钟信号的补偿时长时，根据第一延时可以得到较准确的第三时钟信号的补偿时长，从而可以根据该补偿时长对第三时钟信号进行相位补偿，使得第一时钟缓冲器输出的第三时钟信号的相位与第一时钟信号的相位同步，提高了第一时钟缓冲器输出的第三时钟信号与第一时钟信号时间同步的精度。在一种可能的设计中，所述数字通信设备还包括处理器；所述处理器用于：接收所述时钟芯片发送的所述第一延时；根据所述第一延时和第一计算公式计算所述第三时钟信号的补偿时长；其中，所述第一计算公式为Tn＝(Tdelay-Td2-Td3)L1/(L1+L2)+Td1+Td2，Tdelay为所述第一延时，Td1为所述处理器预先存储的所述第一时钟缓冲器的延时，Td2为所述处理器预先存储的所述第三切换器的延时，Td3为所述处理器预先存储的所述第二切换器的延时，L1为所述处理器预先存储的所述第一时钟线路的长度，L2为所述处理器预先存储的所述第一测试线路的长度；所述时钟芯片还用于：接收所述处理器发送的所述补偿时长；根据所述补偿时长对所述第三时钟信号进行相位补偿。本申请实施例中，时钟芯片可以通过将第一延时发送给处理器进行计算处理，得到第三时钟信号的补偿时长。通过这种方式，可以节省时钟芯片的数据处理功耗，以及节省时钟芯片的内存空间。进一步的，根据第一延时，可以得到第一时钟线路的延时，即由(Tdelay-Td2-Td3)L1/(L1+L2)可以得到第三时钟信号在第一时钟线路传输的较为准确的延时，从而可以提高测量第三时钟信号的补偿时长的准确度。在一种可能的设计中，本文档来自技高网...

【技术保护点】
1.一种数字通信设备，其特征在于，包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所述多个第一切换器与所述多个时钟缓冲器或所述第二切换器连接；其中，所述时钟芯片，用于对接收到的时钟源发送的第一时钟信号进行分频，得到同源的多个第二时钟信号；将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器；所述多条时钟线路与所述多个第一切换器一一对应；所述多个第一切换器中的每个第一切换器，用于根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器；所述多个第一切换器中的每个第一切换器对应不同的测试线路；所述第二切换器，用于根据第二预设策略将接收到的第三时钟信号发送给所述时钟芯片；所述第三时钟信号为所述多个第二时钟信号中的一个第二时钟信号；所述时钟芯片，还用于计算所述第三时钟信号在第一通路传输的第一延时；在将所述第三时钟信号通过第一时钟线路发送到第一时钟缓冲器之前，根据所述第一延时对所述第三时钟信号进行相位补偿，以使所述第一时钟缓冲器输出的第三时钟信号的相位，与所述第一时钟信号的相位同步；所述第一通路为由所述第一时钟线路、第三切换器、第一测试线路和所述第二切换器构成的一个通路；所述第三切换器为所述第一时钟线路与所述第一时钟缓冲器对应的第一切换器；所述第一测试线路为所述第三切换器对应的测试线路；所述第一时钟缓冲器为所述多个时钟缓冲器中的一个时钟缓存器；所述第一时钟线路为所述多条时钟线路中的一条时钟线路。...

【技术特征摘要】
1.一种数字通信设备，其特征在于，包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所述多个第一切换器与所述多个时钟缓冲器或所述第二切换器连接；其中，所述时钟芯片，用于对接收到的时钟源发送的第一时钟信号进行分频，得到同源的多个第二时钟信号；将所述多个第二时钟信号通过多条时钟线路发送给所述多个第一切换器；所述多条时钟线路与所述多个第一切换器一一对应；所述多个第一切换器中的每个第一切换器，用于根据第一预设策略将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器；所述多个第一切换器中的每个第一切换器对应不同的测试线路；所述第二切换器，用于根据第二预设策略将接收到的第三时钟信号发送给所述时钟芯片；所述第三时钟信号为所述多个第二时钟信号中的一个第二时钟信号；所述时钟芯片，还用于计算所述第三时钟信号在第一通路传输的第一延时；在将所述第三时钟信号通过第一时钟线路发送到第一时钟缓冲器之前，根据所述第一延时对所述第三时钟信号进行相位补偿，以使所述第一时钟缓冲器输出的第三时钟信号的相位，与所述第一时钟信号的相位同步；所述第一通路为由所述第一时钟线路、第三切换器、第一测试线路和所述第二切换器构成的一个通路；所述第三切换器为所述第一时钟线路与所述第一时钟缓冲器对应的第一切换器；所述第一测试线路为所述第三切换器对应的测试线路；所述第一时钟缓冲器为所述多个时钟缓冲器中的一个时钟缓存器；所述第一时钟线路为所述多条时钟线路中的一条时钟线路。2.如权利要求1所述的数字通信设备，其特征在于，所述第一时钟缓冲器用于：在与所述第三切换器断开连接时，保持所述第三时钟信号的输出状态不变。3.如权利要求1所述的数字通信设备，其特征在于，所述时钟芯片还用于：计算发送的第三时钟信号和接收到的第三时钟信号之间的相位差；根据所述相位差，计算得到所述第一延时。4.如权利要求1所述的数字通信设备，其特征在于，所述数字通信设备还包括处理器；所述处理器用于：接收所述时钟芯片发送的所述第一延时；根据所述第一延时和第一计算公式计算所述第三时钟信号的补偿时长；其中，所述第一计算公式为Tn＝(Tdelay-Td2-Td3)L1/(L1+L2)+Td1+Td2，Tdelay为所述第一延时，Td1为所述处理器预先存储的所述第一时钟缓冲器的延时，Td2为所述处理器预先存储的所述第三切换器的延时，Td3为所述处理器预先存储的所述第二切换器的延时，L1为所述处理器预先存储的所述第一时钟线路的长度，L2为所述处理器预先存储的所述第一测试线路的长度；所述时钟芯片还用于：接收所述处理器发送的所述补偿时长；根据所述补偿时长对所述第三时钟信号进行相位补偿。5.如权利要求1所述的数字通信设备，其特征在于，所述多个第一切换器中的每个第一切换器还用于：确定当前时刻是否接收到测试指令；若确定当前时刻未接收到所述测试指令，则将接收到的第二时钟信号发送给与所述每个第一切换器对应的时钟缓冲器；若确定当前时刻接收到所述测试指令，则将接收到的第二时钟信号通过一条测试线路发送给所述第二切换器。6.如权利要求1所述的数字通信设备，其特征在于，所述第二切换器还用于：接收切换指令；根据所述切换指令，将所述第三时钟信号发送给所述时钟芯片。7.如权利要求1-6任一项所述的数字通信设备，其特征在于，所述第一测试线路的参数和所述第一时钟线路的参数至少包括材质、粗细和长度；其中，所述第一测试线路的材质、粗细与所述第一时钟线路的材质、粗细相同。8.如权利要求1-6任一项所述的数字通信设备，其特征在于，所述时钟芯片为数字锁相环DPLL芯片；所述每个第一切换器至少包括单片机、现场可编程门阵列FPGA、复杂可编程逻辑器件CPLD、逻辑器件、多路复用器MUX中的一个；所述第二切换器至少包括单片机、现场可编程门阵列FPGA、复杂可编程逻辑器件CPLD、逻辑器件、多路复用器MUX中的一个。9.一种用于测试时钟网络延时的方法，其特征在于，应用于数字通信设备，所述数字通信设备包括：时钟芯片、多个第一切换器、第二切换器以及多个时钟缓冲器；所述多个第一切换器与所述多个时钟缓冲器一一对应；所...

【专利技术属性】
技术研发人员：唐鸿凯，
申请(专利权)人：锐捷网络股份有限公司，
类型：发明
国别省市：福建,35