3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底接触；栅极隔离结构，贯穿栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，导电通道与半导体衬底接触，隔离层将栅极导体层与导电通道彼此隔离，栅线隙在预定区域断开形成缺口，以使位于不同存储区域的栅极导体层在缺口处电相连，其中，栅线隙包括靠近缺口的端部、延伸部以及用于连通端部与延伸部的连接部，连接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔体体积，从而提高了隔离层厚度的均匀性。

3D Memory Device and Its Manufacturing Method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。3D存储器件采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，通过形成在栅线隙(GateLineSlit,GLS)中的导电通道形成阵列供源极(Arraycommonsource,ACS)，并通过形成在栅线隙中的隔离层将导电通道与栅极导体层分隔。3D存储器件采用栅线隙在预定区域断开形成的缺口，使位于不同存储区域的栅极导体层在缺口处电相连，其中，一般采用刻蚀工艺形成附着在栅线隙的侧壁的隔离层。然而，在现有技术中，由于位于缺口处的栅线隙的腔体尺寸过大，通过刻蚀工艺很难在缺口处的栅线隙形成厚度均匀的隔离层，因此在隔离层较薄的位置，容易造成导电通道与栅极导体层短接，降低了器件的可靠性。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，通过改变栅线隙连接部的通道尺寸，限定了栅线隙靠近缺口的端部的腔体的体积，从而解决了上述问题。根据本专利技术的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。优选地，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。优选地，每个所述存储区域包括阻隔区，所述3D存储器件还包括多个阻隔结构，贯穿所述栅叠层结构，并与所述半导体衬底接触，每个所述阻隔结构位于相应的所述阻隔区，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。优选地，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。优选地，所述隔离层覆盖所述栅线隙的侧壁，其中，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。根据本专利技术的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成绝缘叠层结构，包括交替堆叠的牺牲层与层间绝缘层；贯穿所述绝缘叠层结构形成与所述半导体衬底接触的多个沟道柱；贯穿所述绝缘叠层结构形成栅线隙；经所述栅线隙将所述牺牲层替换成栅极导体层以形成栅叠层结构；以及在所述栅线隙中形成贯穿所述栅叠层结构的栅极隔离结构，以划分出多个存储区域，所述栅极隔离结构包括隔离层与导电通道，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，其中，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。优选地，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。优选地，形成所述栅线隙的步骤包括：在所述绝缘叠层结构上涂布光致抗蚀剂；图案化所述光致抗蚀剂形成掩模；以及经由所述掩模去除部分所述绝缘叠层结构形成所述栅线隙，其中，通过控制所述掩模的图案使所述栅线隙形成相应的结构。优选地，形成所述隔离层的步骤包括：在所述栅线隙中填充绝缘材料；以及去除部分所述绝缘材料形成覆盖所述栅线隙的侧壁的所述隔离层，其中，在所述端部分别沿第一方向与第二方向通入刻蚀气体，并在所述连接部、所述延伸部沿所述第二方向通入刻蚀气体，以去除部分所述绝缘材料，所述第一方向与所述第二方向相互垂直，并且所述第一方向、所述第二方向均与所述半导体衬底平行。优选地，所述端部的腔体体积限制位于所述端部的所述绝缘材料的刻蚀程度。优选地，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。优选地，采用原子沉积工艺在所述栅线隙中填充所述绝缘材料。优选地，每个所述存储区域包括阻隔区，所述制造方法还包括在所述阻隔区形成贯穿所述栅叠层结构的阻隔结构，所述阻隔结构与所述半导体衬底接触，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。优选地，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。根据本专利技术实施例的3D存储器件及其制造方法，通过在栅线隙中形成贯穿栅叠层结构的栅极隔离结构，以划分出多个存储区域，并通过在预定区域断开栅线隙形成缺口，达到了使位于不同存储区域的栅极导体层在缺口处电相连的目的，与现有技术相比，本专利技术实施例的3D存储器件的栅线隙包括靠近缺口的端部、延伸部以及用于连通端部与延伸部的连接部，其中，连接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔体体积，从而减小了隔离层的刻蚀量，提高了隔离层厚度的均匀性，解决了因隔离层厚度不均造成导电通道与栅极导体层短接的问题。根据本专利技术实施例的3D存储器件及其制造方法，在沿延伸部至端部的方向上，连接部的通道尺寸逐渐缩小，进一步优化了栅线隙的形状，从而进一步提高了隔离层厚度的均匀性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2a示出根据本专利技术实施例的3D存储器件沿半导体衬底平行方向的截面图。图2b示出根据图2a中沿A-A线的截面图。图2c示出根据图2a中沿B-B线的截面图。图3a至图9b示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的示意图。图10a至11示出了根据本专利技术实施例的3D存储器件的效果分析示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在下文中描述了本专利技术的许本文档来自技高网...

【技术保护点】
1.一种3D存储器件，其特征在于，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。

【技术特征摘要】
1.一种3D存储器件，其特征在于，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。2.根据权利要求1所述的3D存储器件，其特征在于，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。3.根据权利要求1所述的3D存储器件，其特征在于，每个所述存储区域包括阻隔区，所述3D存储器件还包括多个阻隔结构，贯穿所述栅叠层结构，并与所述半导体衬底接触，每个所述阻隔结构位于相应的所述阻隔区，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。4.根据权利要求3所述的3D存储器件，其特征在于，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。5.根据权利要求1所述的3D存储器件，其特征在于，所述隔离层覆盖所述栅线隙的侧壁，其中，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。6.一种3D存储器件的制造方法，其特征在于，包括：在半导体衬底上形成绝缘叠层结构，包括交替堆叠的牺牲层与层间绝缘层；贯穿所述绝缘叠层结构形成与所述半导体衬底接触的多个沟道柱；贯穿所述绝缘叠层结构形成栅线隙；经所述栅线隙将所述牺牲层替换成栅极导体层以形成栅叠层结构；以及在所述栅线隙中形成贯穿所述栅叠层结构的栅极隔离结构，以划分出多个存储区域，所述栅极隔离结构包括隔离层与导电通道，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与...

【专利技术属性】
技术研发人员：朱紫晶，朱九方，孙中旺，张坤，夏志良，鲍琨，胡明，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42