CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法技术

本发明专利技术公开了一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，将布尔代数系统进行扩展，得到扩展的布尔代数系统；由CMOS传输门逻辑电路建立相应的开关级信号流图模型，由此模型提取出该电路输出函数的等效信号流图模型，并由开关级信号流图模型结合扩展的布尔代数系统得到该电路的开关级函数表达式，从而得到CMOS传输门逻辑电路。本发明专利技术通过本方法设计的CMOS传输门逻辑电路，所需MOS管数目较少，而且所需连线数较少，可以降低功耗和节省芯片面积；且所设计的开关级CMOS传输门逻辑电路是全摆幅的，适用于低功耗CMOS电路的设计。

Logic expression extraction and switching level design method of CMOS transmission gate logic circuit

【技术实现步骤摘要】
CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法
本专利技术涉及一种逻辑电路的逻辑表达式提取和开关级设计方法，尤其涉及一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法。
技术介绍
互补金属﹣氧化物半导体(Complementarymetal-oxidesemiconductor,CMOS)集成电路因其功耗低，集成度高，抗干扰能力强，电源电压范围宽等优越的性能，在超大规模集成电路(VLSI)设计中，以CMOS传输门的各种不同方式的组合构成的逻辑电路已成为一种较广泛的电路形式。研究表明，利用开关级设计方法常可得到较简单的电路结构，这种电路结构即是以CMOS传输门的各种不同方式组合构成的CMOS传输门逻辑电路。但是，如何从实际的或已设计出的CMOS传输门逻辑电路，提取出相应的逻辑功能，即逻辑表达式的提取问题，对于逻辑电路的分析、设计和功能验证，均具有重要意义。信号流图是表示电路或系统的运算结构的一种网络模型，在信号与系统以及信息科学中有广泛应用。CMOS逻辑电路可用相应的信号流图模型描述。二值布尔代数是英国数学家乔治·布尔(GeongeBoole)在研究逻辑思维和推理过程于19世纪提出的代数理论。它给数字电路与系统的逻辑设计提供了强有力的工具。但是，随着开关级设计和低功耗设计理论的发展，布尔代数理论显得明显不足。为此，现有技术中已提出了各种开关级(元件级)设计和模拟仿真方法。如：CMOS数字电路开关级模拟仿真的CSA(Connector-switch-attenuator，CSA)理论，该理论认为各含源MOS管支路的并联节点上，存在多值逻辑信号，并认为各个逻辑值作用强度与相应的各支路电流的驱动能力有关，由此建立了多值格结构。但是，建立在此格结构上的运算较复杂。如CMOS数字电路开关级设计的开关—信号理论，该理论把CMOS数字电路中的变量区分为信号变量和开关变量，由此建立了信号代数和开关代数，以及它们之间的联结运算；该理论建立了两个独立的代数系统，因此运算和定律较多。利用该理论设计的某些CMOS数字电路不能实现全摆幅设计，导致功耗较大。如基于稳健神经网络的CMOS数字电路的开关级设计方法，通过引入最小项抑制的思想来简化函数，减少电路中MOS管的数目，但仅限于CMOS定源传输电路的设计。通过对现有技术中公开的CMOS电路的理论结合，仿真实验研究得出如下结果：(1)在CMOS电路中，仍要把变量区分为信号变量和开关变量，但不必建立各自的独立的代数系统，可在布尔代数的统一框架下进行运算和化简。(2)在电路设计阶段，可以认为并联节点上各含源MOS管支路电流的驱动能力相同，仅需考虑并联节点上四个逻辑值的作用强度，该四个逻辑值的运算关系可用一个扩展的布尔代数系统描述。在电路模拟仿真阶段，通过优化各NMOS管的宽长比和各PMOS管的宽长比，使其接近匹配，这样可使各MOS管支路电流的驱动能力接近相同；但MOS管的宽长比还与芯片面积、速度、功耗有关，需要综合考虑。(3)在CMOS电路中，可把待设计电路考虑为由信号和MOS管网络组成。负载CMOS网络的影响可以等效为负载电容。在电路设计阶段可以认为该负载开路，只需要考虑信号和MOS管网络之间的相互作用。在CMOS集成电路设计中，面积、速度、功耗和功耗延迟积是重要技术指标。芯片面积由器件所占面积和布线所占面积组成。器件所占的面积常以面积指数表示，设各NMOS管的宽长比相等，各PMOS管的宽长比相等，分别为n＝(W/L)n和p＝(W/L)p，则面积指数为SE＝Nn·n+Pn·p，其中，Nn和Pn分别为NMOS管数目和PMOS管数目。可见，也可用芯片中MOS管的数目来间接表示器件面积。CMOS电路的开关速度电路常以传输延迟时间来衡量，传输延迟时间越小，开关速度越高。CMOS电路的功耗由静态功耗和动态功耗组成。在CMOS工艺成为主流工艺之前，动态功耗是电路功耗的主要部分，静态漏电流功耗可以忽略。动态功耗与电路的负载电容、输入信号频率、以及电源电压的平方成正比。在CMOS工艺成为主流工艺后，随着CMOS集成电路工艺特征尺寸的不断减小，电路电源电压不断降低，电路性能不断提高。功耗延迟积(Powerdelayproduct，PDP)是比较集成电路技术性能的重要指标，其值越小，电路性能越好。然而，即使将现有技术结合，推导出上述结论，但依然会带来以下问题：(1)芯片中MOS管等元件所占芯片面积减小，电路布线所占面积增大，节省面积应考虑节省器件所占面和布线所占面积。(2)电路电源电压降低，使动态功耗降低；但工艺特征尺寸减小，使MOS管阈值电压和栅氧化层厚度亦相应减小，MOS管亚阈(弱反型)导电产生的亚阈值漏电流及栅极漏电流引起的MOS管的静态功耗增大，降低功耗应考虑降低动态功耗和降低静态功耗。当CMOS工艺技术进入深亚微米阶段时，电路集成度大幅度提高，便携式设备大量出现，高速和低功耗比节省面积显得更为重要。可见节省面积、降低功耗和提高速度之间存在矛盾。
技术实现思路
本专利技术的目的在于克服现有技术存在的缺陷，提供一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法。为达到上述目的，本专利技术所采用的技术方案是：一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，将布尔代数系统进行扩展，得到扩展的布尔代数系统；由CMOS传输门逻辑电路建立相应的开关级信号流图模型，由此模型提取出该电路输出函数的等效信号流图模型，并由开关级信号流图模型结合扩展的布尔代数系统得到该电路的开关级函数表达式，从而得到CMOS传输门逻辑电路。进一步的，所述将布尔代数系统进行扩展，得到扩展的布尔代数系统是指：逻辑值集合V＝{ф，0，1，U}，变量为信号变量和开关变量，信号变量和开关变量均为二值变量，取值集合分别为子集合{0，1}和{ф，U}；信号变量逻辑值1和0分别表示与信号性质有关的物理量的大小；开关变量逻辑值U和ф表示与网络元件或节点性质有关的物理量的大小；在集合{0，1}和{ф，U}上分别建立布尔代数系统，建立在集合{0，1}上的布尔代数为信号代数，建立在集合{ф，U}上的布尔代数为开关代数，它们均可用布尔代数的公式和定理进行运算和化简。更进一步，由所述逻辑值集合V和“与”、“或”、“非”三种基本逻辑运算，构成了一个四值布尔代数系统，四值变量ξ,η∈V，三种基本逻辑运算分别定义为式1:ξ·η@min(ξ,η)，式2:ξ+η@max(ξ,η)，式3:对于子集合{0，1}和{ф，U}，分别有全序关系1＞0和U＞ф，信号代数和开关代数分别是子集合{0，1}和{ф，U}上的四值布尔代数的子代数；增加一个逻辑值阈值0.5作为1和0的分界值，全序关系为1＞0.5＞0，阈比较运算分为低阈比较运算和高阈比较运算，分别定义为式4：式5：信号对晶体管元件的控制作用通过阈比较运算实现，晶体管元件对信号的控制作用通过“与”运算实现，产生的受控信号取值集合为{ф，0，1}，其中信号变量取值集合为{0，1}；定义在集合{ф，U}n×{0，1}n上的运算为“线或”运算，反映了n个受控信号在其并联节点上的相互作用，在并联节点上，信号取值集合为{ф，0，1，U}，其中信号变量取值集合为{0，1}，逻辑值集合V和五个运算式构成一个扩本文档来自技高网...

【技术保护点】
1.一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：将布尔代数系统进行扩展，得到扩展的布尔代数系统；由CMOS传输门逻辑电路建立相应的开关级信号流图模型，由此模型提取出该电路输出函数的等效信号流图模型，并由开关级信号流图模型结合扩展的布尔代数系统得到该电路的开关级函数表达式，从而得到CMOS传输门逻辑电路。

【技术特征摘要】
1.一种CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：将布尔代数系统进行扩展，得到扩展的布尔代数系统；由CMOS传输门逻辑电路建立相应的开关级信号流图模型，由此模型提取出该电路输出函数的等效信号流图模型，并由开关级信号流图模型结合扩展的布尔代数系统得到该电路的开关级函数表达式，从而得到CMOS传输门逻辑电路。2.根据权利要求1所述的CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：所述将布尔代数系统进行扩展，得到扩展的布尔代数系统是指：逻辑值集合V＝{ф，0，1，U}，变量为信号变量和开关变量，信号变量和开关变量均为二值变量，取值集合分别为子集合{0，1}和{ф，U}；信号变量逻辑值1和0分别表示与信号性质有关的物理量的大小；开关变量逻辑值U和ф表示与网络元件或节点性质有关的物理量的大小；在集合{0，1}和{ф，U}上分别建立布尔代数系统，建立在集合{0，1}上的布尔代数为信号代数，建立在集合{ф，U}上的布尔代数为开关代数，它们均可用布尔代数的公式和定理进行运算和化简。3.根据权利要求2所述的CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：由所述逻辑值集合V和“与”、“或”、“非”三种基本逻辑运算，构成了一个四值布尔代数系统，四值变量ξ,η∈V，三种基本逻辑运算分别定义为式1:ξ·η@min(ξ,η)，式2:ξ+η@max(ξ,η)，式3:对于子集合{0，1}和{ф，U}，分别有全序关系1＞0和U＞ф，信号代数和开关代数分别是子集合{0，1}和{ф，U}上的四值布尔代数的子代数；增加一个逻辑值阈值0.5作为1和0的分界值，全序关系为1＞0.5＞0，阈比较运算分为低阈比较运算和高阈比较运算，分别定义为式4：式5：信号对晶体管元件的控制作用通过阈比较运算实现，晶体管元件对信号的控制作用通过“与”运算实现，产生的受控信号取值集合为{ф，0，1}，其中信号变量取值集合为{0，1}；定义在集合{ф，U}n×{0，1}n上的运算为“线或”运算，反映了n个受控信号在其并联节点上的相互作用，在并联节点上，信号取值集合为{ф，0，1，U}，其中信号变量取值集合为{0，1}，逻辑值集合V和五个运算式构成一个扩展的布尔代数系统。4.根据权利要求3所述的CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：所述晶体管元件对信号的控制作用通过“与”运算实现是指：MOS管的开关状态对输入信号的控制作用，以“与”运算表示“控制”运算，定义为式6：式中g为开关变量或开关函数，表示MOS管的控制作用，g∈{ф，U}；符号“[]”表示输入激励信号源，y为输入激励信号，y∈{0,1}；该运算执行后得到的输出信号为受控信号，取值集合为{ф，0，1}，其中ф为高阻状态。5.根据权利要求3所述的CMOS传输门逻辑电路的逻辑表达式提取和开关级设计方法，其特征在于：所述阈比较运算的结果值和该信号变量取值的对应关系，对应关系以符号表示，表示为定理式1：该对应关系视为一种变换，正变换由开关变量变换到信号变量，用符号“→”表示为0.5x→x；反变换由信号变量反变换到开关变量，用符号“←”表示为0.5x←x，两个串联MOS管支路连接的定源传输电路x0.5y0.5·[1]和0.5x0.5y·[0]，分别转换为相应的变源传输电路的必要条件，用符号表示，并用表示表示则为定理式2将两个串联MOS管支路连接的定源传输电路，其中一个MOS管控制变量的反变量作为变源，以代替定源传输中的该MOS管，得到变源传输电路；两条输出端并联的分别传...

【专利技术属性】
技术研发人员：姜恩华，
申请(专利权)人：淮北师范大学，
类型：发明
国别省市：安徽,34