一种无线接收器的解调电路制造技术

一种无线接收器的解调电路，使用数字抗干扰电路连接前级的模拟解调器和后级的数字解调器，用于实现时钟边沿的宽度抗干扰、数据边界的抗干扰、连续两个脉冲之间的计数、连续两个脉冲之间计数显示的特征信息的提取。本发明专利技术简化了前后级的设计难度，能够极大的提高解调电路的稳定性可靠性，并降低前级模拟解调器和后级数字解调器的设计成本，使整个解调电路可以容忍来自外部磁场和内部模拟解调器的干扰，让整个解调电路具有很强的抗干扰能力，保持稳定可靠的接收数据。

A Demodulation Circuit for Wireless Receiver

【技术实现步骤摘要】
一种无线接收器的解调电路
本专利技术涉及一种无线接收器的解调电路。
技术介绍
在复杂的13.56MHz无线通信环境中，符合ISO/IEC15693协议的无线智能卡在无线通讯中接收数据时，采用幅度键控调制(ASK)方式，数据编码上采用脉冲位置调制(PulsePositionModulation)，工作的磁场环境比较复杂，受到来自读卡器、磁场、多卡之间的各种干扰。因此对智能卡芯片，要求能够容忍一定程度的干扰。智能卡芯片的解调器由模拟解调器和数字解调器构成。其中模拟解调器位于前级，数字解调器位于后级。受制于成本和功耗的限制，模拟解调器的输出往往不理想，如果直接使用常规数字解调器进行处理，往往不能很好的处理好干扰，导致数据解调中有可能出现错误，芯片系统的可靠性变差。解调时钟和解调数据的不理想特性，一般出现在空间磁场幅度键控调制的脉冲边沿处，解调时钟表现为宽度不足、出现断续，解调数据表现高低电平之间的多次跳变，并因此导致数据编码的脉冲位置偏离理想数值。提高芯片可靠性的常规方法：一方面是优化设计模拟解调器，输出更趋于理性的模拟解调数据；另一方面对数字解调器加入更多的状态与判断条件，排斥不理想的数据序列，接受趋于理想的数据序列。但这两个方法，均不可避免的增加芯片成本，并且提高的性能很有限。
技术实现思路
本专利技术提供一种无线接收器的解调电路，使用数字抗干扰电路连接前级的模拟解调器和后级的数字解调器，简化前后级的设计难度，能够极大的提高解调电路的稳定性可靠性，并降低前级模拟解调器和后级数字解调器的设计成本，使整个解调电路可以容忍来自外部磁场和内部模拟解调器的干扰，让整个解调电路具有很强的抗干扰能力，保持稳定可靠的接收数据。为了达到上述目的，本专利技术提供一种无线接收器的解调电路，包含：前级模拟解调器，其输入端连接天线端口，其输出端连接数字抗干扰电路；数字抗干扰电路，其输入端连接前级模拟解调器，其输出端连接后级数字解调器；后级数字解调器，其输入端连接数字抗干扰电路，其输出端输出解调后的数据；所述的数字抗干扰电路包含：时钟二分频器，其输入端连接前级模拟解调器的输出端，其输出端连接边沿抗干扰组件、脉冲间相对位置计数器和脉冲间相对位置特征信息提取组件的输入端，用于实现时钟边沿的宽度抗干扰；边沿抗干扰组件，其输入端连接前级模拟解调器和时钟二分频器的输出端，其输出端连接脉冲间相对位置计数器、脉冲间相对位置特征信息提取组件和后级数字解调器的输入端，用于实现数据边界的抗干扰；脉冲间相对位置计数器，其输入端连接前级模拟解调器、时钟二分频器和边沿抗干扰组件的输出端，其输出端连接脉冲间相对位置特征信息提取组件的输入端，用于实现连续两个脉冲之间的计数；脉冲间相对位置特征信息提取组件，其输入端连接时钟二分频器、边沿抗干扰组件和脉冲间相对位置计数器的输出端，其输出端连接后级数字解调器的输入端，用于实现连续两个脉冲之间计数显示的特征信息的提取。所述的时钟二分频器包含：寄存器，其负沿时钟输入端输入前级模拟解调器输出的解调时钟信号，其数据输出端连接一个非门后连接至其数据输入端，其数据输出端输出二分频时钟信号。所述的边沿抗干扰组件包含：多个异步复位延迟触发器、两个同步数据延迟触发器、以及一个脉冲记录产生逻辑电路；每一个异步复位延迟触发器和每一个同步数据延迟触发器的正沿时钟输入端都连接时钟二分频器输出的二分频时钟信号，每一个异步复位延迟触发器的负电平异步复位端RN都连接前级模拟解调器输出的解调数据信号，前级异步复位延迟触发器或同步数据延迟触发器的输出端连接后级异步复位延迟触发器或同步数据延迟触发器的输入端，当解调数据信号为低电平，则所有的异步复位延迟触发器复位，当解调数据信号为高电平时，同步数据延迟触发器将异步复位的多个延迟触发器输出进行逐步同步输出，脉冲记录产生逻辑电路包含一个非门电路和一个与门电路，一个同步数据延迟触发器输出的同步数据经过非门电路后输入与门电路，另一个同步数据延迟触发器输出的同步数据直接输入与门电路，在信号上升沿，脉冲记录产生逻辑电路产生一个时钟周期的脉冲有效标志信号。异步复位延迟触发器的数目由边沿干扰的高电平的最大宽度决定，每增加一个异步复位延迟触发器，抵抗干扰高电平的最大宽度增加一个二分频时钟信号的时钟周期。所述的脉冲间相对位置计数器包含：时钟同步触发器和带使能复位功能的计数器，时钟同步触发器的时钟输入端连接二分频时钟信号，时钟同步触发器的数据输入端连接前级模拟解调器输出的解调数据信号，时钟同步触发器的数据输出端输出同步解调数据信号，计数器的同步复位输入端连接脉冲有效标志信号，计数器的同步时钟输入端连接二分频时钟信号，计数器的计数使能输入端连接同步解调数据信号，计数器的计数数值输出端输出计数值，脉冲有效标志信号出现高电平脉冲时，计数器同步复位为全0，在同步解调数据信号高电平期间，计数器才进行累加计数，形成计数值输出。所述的脉冲间相对位置特征信息提取组件包含：除法器，其该除法器用于获取时间单位数目；求模器，用于获取时间单位余数；第一比较器，用于判断脉冲是否位于一个时间单位内的前半部；第二比较器，用于判断脉冲是否位于一个时间单位内的后半部。所述的除法器的被除数是计数器输出的计数值乘以2，除法器的除数是一个时间单位内的载波周期数，即常数256，所述的除法器输出时间单位数目为整数N，整数N最少为1。所述的求模器输出余数：余数＝计数值×2－常数256×时间单位数目；当余数表示的时间宽度在-ext个载波到128-min个载波周期之间时，第一比较器输出高电平脉冲；当余数表示的时间宽度在128+ext个载波到256-min个载波周期之间时，第二比较器输出高电平脉冲。本专利技术使用数字抗干扰电路连接前级的模拟解调器和后级的数字解调器，简化前后级的设计难度，能够极大的提高解调电路的稳定性可靠性，并降低前级模拟解调器和后级数字解调器的设计成本，使整个解调电路可以容忍来自外部磁场和内部模拟解调器的干扰，让整个解调电路具有很强的抗干扰能力，保持稳定可靠的接收数据。附图说明图1是本专利技术提供的一种无线接收器的解调电路的电路图。图2是前级模拟解调器的输入输出波形图。图3是时钟二分频器的电路图。图4是时钟二分频器的输入输出波形图。图5是边沿抗干扰组件的电路图。图6是边沿抗干扰组件的输入输出波形图。图7是脉冲间相对位置计数器的电路图。图8是脉冲间相对位置计数器的输入输出波形图。图9是脉冲间相对位置特征信息提取组件的电路图。图10是脉冲间相对位置特征信息提取组件的输入输出波形图。具体实施方式以下根据图1～图10，具体说明本专利技术的较佳实施例。如图1所示，本专利技术提供一种无线接收器的解调电路900，包含：前级模拟解调器(RFReceiveDemodulator)950，其输入端连接天线端口ANT1和ANT2，用于接收信号，其输出端连接数字抗干扰电路960；数字抗干扰电路(DigitalAnti-DisturbArchitecture)960，其输入端连接前级模拟解调器950，其输出端连接后级数字解调器970，用于实现时钟边沿的宽度抗干扰、数据边界的抗干扰、连续两个脉冲之间的计数、连续两个脉冲之间计数显示的特征信息的提取；后级数字解调器(DigitalReceiveDemodul本文档来自技高网...

【技术保护点】
1.一种无线接收器的解调电路，其特征在于，包含：前级模拟解调器(950)，其输入端连接天线端口，其输出端连接数字抗干扰电路(960)；数字抗干扰电路(960)，其输入端连接前级模拟解调器(950)，其输出端连接后级数字解调器(970)；后级数字解调器(970)，其输入端连接数字抗干扰电路(960)，其输出端输出解调后的数据；所述的数字抗干扰电路(960)包含：时钟二分频器(100)，其输入端连接前级模拟解调器(950)的输出端，其输出端连接边沿抗干扰组件(200)、脉冲间相对位置计数器(300)和脉冲间相对位置特征信息提取组件(400)的输入端，用于实现时钟边沿的宽度抗干扰；边沿抗干扰组件(200)，其输入端连接前级模拟解调器(950)和时钟二分频器(100)的输出端，其输出端连接脉冲间相对位置计数器(300)、脉冲间相对位置特征信息提取组件(400)和后级数字解调器(970)的输入端，用于实现数据边界的抗干扰；脉冲间相对位置计数器(300)，其输入端连接前级模拟解调器(950)、时钟二分频器(100)和边沿抗干扰组件(200)的输出端，其输出端连接脉冲间相对位置特征信息提取组件(400)的输入端，用于实现连续两个脉冲之间的计数；脉冲间相对位置特征信息提取组件(400)，其输入端连接时钟二分频器(100)、边沿抗干扰组件(200)和脉冲间相对位置计数器(300)的输出端，其输出端连接后级数字解调器(970)的输入端，用于实现连续两个脉冲之间计数显示的特征信息的提取。...

【技术特征摘要】
1.一种无线接收器的解调电路，其特征在于，包含：前级模拟解调器(950)，其输入端连接天线端口，其输出端连接数字抗干扰电路(960)；数字抗干扰电路(960)，其输入端连接前级模拟解调器(950)，其输出端连接后级数字解调器(970)；后级数字解调器(970)，其输入端连接数字抗干扰电路(960)，其输出端输出解调后的数据；所述的数字抗干扰电路(960)包含：时钟二分频器(100)，其输入端连接前级模拟解调器(950)的输出端，其输出端连接边沿抗干扰组件(200)、脉冲间相对位置计数器(300)和脉冲间相对位置特征信息提取组件(400)的输入端，用于实现时钟边沿的宽度抗干扰；边沿抗干扰组件(200)，其输入端连接前级模拟解调器(950)和时钟二分频器(100)的输出端，其输出端连接脉冲间相对位置计数器(300)、脉冲间相对位置特征信息提取组件(400)和后级数字解调器(970)的输入端，用于实现数据边界的抗干扰；脉冲间相对位置计数器(300)，其输入端连接前级模拟解调器(950)、时钟二分频器(100)和边沿抗干扰组件(200)的输出端，其输出端连接脉冲间相对位置特征信息提取组件(400)的输入端，用于实现连续两个脉冲之间的计数；脉冲间相对位置特征信息提取组件(400)，其输入端连接时钟二分频器(100)、边沿抗干扰组件(200)和脉冲间相对位置计数器(300)的输出端，其输出端连接后级数字解调器(970)的输入端，用于实现连续两个脉冲之间计数显示的特征信息的提取。2.如权利要求1所述的无线接收器的解调电路，其特征在于，所述的时钟二分频器(100)包含：寄存器(101)，其负沿时钟输入端输入前级模拟解调器(950)输出的解调时钟信号(911)，其数据输出端连接一个非门后连接至其数据输入端，其数据输出端输出二分频时钟信号(941)。3.如权利要求2所述的无线接收器的解调电路，其特征在于，所述的边沿抗干扰组件(200)包含：多个异步复位延迟触发器(201)、两个同步数据延迟触发器(202)、以及一个脉冲记录产生逻辑电路(203)；每一个异步复位延迟触发器(201)和每一个同步数据延迟触发器(202)的正沿时钟输入端都连接时钟二分频器(100)输出的二分频时钟信号(941)，每一个异步复位延迟触发器(201)的负电平异步复位端RN都连接前级模拟解调器(950)输出的解调数据信号(912)，前级异步复位延迟触发器(201)或同步数据延迟触发器(202)的输出端连接后级异步复位延迟触发器(201)或同步数据延迟触发器(202)的输入端，当解调数据信号(912)为低电平，则所有的异步复位延迟触发器(201)复位，当解调数据信号(912)为高电平时，同步数据延迟触发器(202)将异步复位的多个延迟触发器(201)输出进行逐步同步输出，...

【专利技术属性】
技术研发人员：马新元，
申请(专利权)人：聚辰半导体股份有限公司，
类型：发明
国别省市：上海,31