【技术实现步骤摘要】
半导体器件相关申请的交叉引用将于2018年2月20日提交的日本专利申请No.2018-027636的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。
本公开涉及半导体器件并且被合适地用于例如包括电平移位器的半导体器件。
技术介绍
已知如下技术,其中,用于超过击穿电压防止的钳位MOS晶体管被添加到交叉耦合电平移位器,以防止不少于击穿电压的电压被应用到MOS(金属氧化物半导体)晶体管中的每个。例如,日本未审专利申请公布No.Hei9(1997)-172368(专利文献1)的图1中公开的电平移位器包括:钳位电路,其用于超过击穿电压防止,该钳位电路钳位中间电位;闭锁电路,其在高电位电源与钳位电位之间进行操作;以及闭锁反相电路,其在钳位电位与接地单位之间进行操作。具体地,锁存电路包括具有耦合到高电位电源的相应源极以及交叉耦合在一起的相应漏极和栅极的第一和第二PMOS(P通道MOS)。钳位电路包括分别串联耦合到前述第一和第二PMOS晶体管的第三和第四PMOS晶体管以及分别串联耦合到第三和第四NMOS晶体管的第一和第二NMOS(N通道MOS)晶体管。钳位电位被应用到这些晶体管中的每个的栅极钳位电路将在下文中也被称为超过击穿电压防止电路。锁存反相电路包括分别耦合在第一NMOS晶体管和第二NMOS晶体管与接地电位之间的第三第四NMOS晶体管和第四NMOS晶体管。互补输入信号被输入到第三第四NMOS晶体管和第四NMOS晶体管的栅极。锁存反相电路将在下文中也被称为输入电路。[相关技术文献][专利文献][专利文献1]日本待审专利申请公布No.Hei9(1997)-17 ...
【技术保护点】
1.一种半导体器件,包括:电平移位器,其中所述电平移位器包括:锁存电路,包括成对的第一导电类型交叉耦合晶体管,每个第一导电类型交叉耦合晶体管被耦合到第一电源节点,高电源电压被输入到所述第一电源节点;输入电路,包括成对的第二导电类型晶体管,每个第二导电类型晶体管被耦合到第二电源节点、并且具有接收去往所述电平移位器的互补输入信号的相应栅极,参考电压被输入到所述第二电源节点;以及超过击穿电压防止电路,被耦合在所述锁存电路与所述输入电路之间,其中所述超过击穿电压防止电路包括:第一导电类型第一超过击穿电压防止晶体管,具有接收在所述高电源电压与所述参考电压之间的第一中间电压的栅极;第二导电类型第二超过击穿电压防止晶体管,具有接收在所述高电源电压与所述参考电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管;以及第一导电类型第三超过击穿电压防止晶体管,在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间,被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管,并且其中所述电平移位器还包括被耦合在耦合节点与所述第一电源节点之间的 ...
【技术特征摘要】
2018.02.20 JP 2018-0276361.一种半导体器件,包括:电平移位器,其中所述电平移位器包括:锁存电路,包括成对的第一导电类型交叉耦合晶体管,每个第一导电类型交叉耦合晶体管被耦合到第一电源节点,高电源电压被输入到所述第一电源节点;输入电路,包括成对的第二导电类型晶体管,每个第二导电类型晶体管被耦合到第二电源节点、并且具有接收去往所述电平移位器的互补输入信号的相应栅极,参考电压被输入到所述第二电源节点;以及超过击穿电压防止电路,被耦合在所述锁存电路与所述输入电路之间,其中所述超过击穿电压防止电路包括:第一导电类型第一超过击穿电压防止晶体管,具有接收在所述高电源电压与所述参考电压之间的第一中间电压的栅极;第二导电类型第二超过击穿电压防止晶体管,具有接收在所述高电源电压与所述参考电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管;以及第一导电类型第三超过击穿电压防止晶体管,在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间,被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管,并且其中所述电平移位器还包括被耦合在耦合节点与所述第一电源节点之间的第一导电类型钳位晶体管,所述耦合节点在所述第三超过击穿电压防止晶体管与所述锁存电路之间。2.根据权利要求1所述的半导体器件,其中所述第二中间电压在所述高电源电压与所述第一中间电压之间。3.根据权利要求2所述的半导体器件,其中,第三中间电压被应用到所述第三超过击穿电压防止晶体管的栅极,并且其中所述第三中间电压在所述第一中间电压与所述第二中间电压之间。4.根据权利要求3所述的半导体器件,还包括:用于生成所述第三中间电压的第一电压生成电路,其中所述第一电压生成电路包括:第三电源节点,所述第二中间电压被给予所述第三电源节点;输出节点,用于输出所述第三中间电压;第二导电类型第一晶体管,被耦合在所述第三电源节点与所述输出节点之间、并且具有接收所述第二中间电压的栅极;以及第一导电类型第二晶体管,被耦合在所述输出节点与所述第二电源节点之间、并且具有接收所述第一中间电压的栅极。5.根据权利要求4所述的半导体器件,其中所述第一电压生成电路还包括:第一开关,被并联耦合到所述输出节点与所述第二电源节点之间的所述第二晶体管,并且其中,当所述第一开关被引入接通状态时,所述参考电压代替所述第三中间电压被供应到所述第三超过击穿电压防止晶体管的所述栅极。6.根据权利要求2所述的半导体器件,其中,第四中间电压被应用到所述第三超过击穿电压防止晶体管的栅极,并且其中,所述第四中间电压在所述高电源电压与所述参考电压之间,并且当所述高电源电压增加时增加。7.根据权利要求6所述的半导体器件,其中所述第四中间电压通过将所述高电源电压分压来生成。8.根据权利要求6所述的半导体器件,其中所述第一超过击穿电压防止晶体管被耦合在所述第二超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间,其中所述超过击穿电压防止电路还包括:第一导电类型第四超过击穿电压防止晶体管,被并联耦合到所述第一超过击穿电压防止晶体管、并且具有接收第五中间电压的栅极,并且其中所述第五中间电压在所述第四中间电压与所述参考电压之间,并且当所述高电源电压增加时增加。9.根据权利要求8所述的半导体器件,其中所述第五中间电压通过将所述高电源电压分压来生成。10.根据权利要求6所述的半导体器件,其中所述第二超过击穿电压防止晶体管被耦合在所述第一超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间,其中所述超过击穿电压防止电路还包括:第一导电类型第四超过击穿电压防止晶体管,被并联耦合到包括所述第二超过击穿电压防止晶体管和所述第三超过击穿电压防止晶体管的串联耦合体、并且具有接收第五中间电压的栅极,并且其中所述第五中间电压在所述第四中间电压与所述参考电压之间,...
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