锁存器制造技术

本发明专利技术提供一种锁存器，四个穆勒C单元，四个由时钟控制的穆勒C单元以及四个传输门；其中八个穆勒C单元按其角标顺序逆时针分布且首尾相接构成环路，每个穆勒C单元的输出端信号与其角标对应，且八个穆勒C单元的输出端信号呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数，四个传输门共有一个输入节点D。本发明专利技术提出了两种新型的抗两位节点翻转的锁存器，节点对的选取涵盖了全部的4类节点对，由此证明当任意两个存储节点对同时发生瞬态错误翻转，电路均能通过自身反馈使各存储节点回来原来正确的逻辑电平，本发明专利技术的电路具有抗两位节点翻转的功能。

Latch

【技术实现步骤摘要】
锁存器
本专利技术涉及集成电路领域，特别是涉及一种锁存器。
技术介绍
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。传统的锁存器在发生节点翻转时，不具有容软错误的功能。由于电荷分享引起的两位节点翻转，使得容一位节点翻转的锁存器失效，也不具备容软错误的功能。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种锁存器，用于解决现有技术中的问题。为实现上述目的及其他相关目的，本专利技术提供一种锁存器，所述锁存器至少包括：四个穆勒C单元：MC2、MC4、MC6、MC8；四个由时钟控制的穆勒C单元：MC1、MC3、MC5、MC7；以及四个传输门TG1、TG2、TG3、TG4；所述八个穆勒C单元MC1至MC8按照其角标顺序逆时针分布且首尾相接构成环路，令x为1至8的整数，每个穆勒C单元的输出端信号Sx与其角标MCx对应，并且所述八个穆勒C单元的输出端信号S1至S8呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数；所述四个传输门TG1至TG4的输出端分别依次连接信号S1、S3、S5、S7；所述四个传输门共有一个输入节点D。优选地，所述锁存器的输出节点Q为所述穆勒C单元MC7的输出端信号S7的节点。优选地，所述同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数的组合包括：输入端信号为S1，S3，输出端信号为S4；输入端信号为S2，S4，输出端信号为S5；输入端信号为S3，S5，输出端信号为S6；输入端信号为S4，S6，输出端信号为S7；输入端信号为S5，S7，输出端信号为S8；输入端信号为S6，S8，输出端信号为S1；输入端信号为S7，S1，输出端信号为S2；输入端信号为S8，S2，输出端信号为S3。优选地，所述同一穆勒C单元的两个输入端信号同为高电平或同为低电平。本专利技术还提供一种锁存器，所述锁存器至少包括：四个穆勒C单元：MC2、MC4、MC6、MC8；四个由时钟控制的穆勒C单元：MC1、MC3、MC5、MC7；以及四个传输门TG1、TG2、TG3、TG4；所述八个穆勒C单元MC1至MC8按照其角标顺序顺时针分布且首尾相接构成环路，令x为1至8的整数，每个穆勒C单元的输出端信号Sx与其角标MCx对应，并且所述八个穆勒C单元的输出端信号S1至S8呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数；所述四个传输门TG1至TG4的输出端分别依次连接信号S1、S7、S5、S3；所述四个传输门共有一个输入节点D。优选地，所述锁存器的输出节点Q为所述穆勒C单元MC7的输出端信号S7的节点。优选地，所述同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数的组合包括：输入端信号为S1，S3，输出端信号为S8；输入端信号为S8，S2，输出端信号为S7；输入端信号为S7，S1，输出端信号为S6；输入端信号为S6，S8，输出端信号为S5；输入端信号为S5，S7，输出端信号为S4；输入端信号为S4，S6，输出端信号为S3；输入端信号为S3，S5，输出端信号为S2；输入端信号为S2，S4，输出端信号为S1。优选地，所述同一穆勒C单元的两个输入端信号同为高电平或同为低电平。如上所述，本专利技术的锁存器，具有以下有益效果：本专利技术提出了两种新型的抗两位节点翻转的锁存器，节点对的选取涵盖了全部的4类节点对，由此证明当任意两个存储节点对同时发生瞬态错误翻转，电路均能通过自身反馈使各存储节点回来原来正确的逻辑电平，本专利技术的电路具有抗两位节点翻转的功能。附图说明图1a显示为现有技术的两输入穆勒C单元及其简化结构示意图；图1b显示为现有技术中由时钟信号控制的两输入穆勒C单元及其简化结构示意图；图1c显示为现有技术中的传输门及其简化结构示意图；图2a显示为本专利技术的一种锁存器的电路结构示意图；图2b显示为图2a的锁存器的电路简化节点图；图3显示为图2a锁存器电路中各信号的波形示意图；图4a显示为本专利技术的另一种锁存器的电路结构示意图；图4b显示为图4a的锁存器的电路简化节点图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1a至图4b。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图1a所示，图1a显示为现有技术的两输入穆勒C单元及其简化结构示意图；图1a中两输入MullerC(穆勒C，缩写：MC)单元，当输入A和B逻辑状态相同时(同时为“1”或者“0”)，该单元为反相器功能；当输入A和B逻辑状态不相同时，输出为高阻态。参见图1b,图1b显示为现有技术中由时钟信号控制的两输入穆勒C单元及其简化结构示意图。图1b中时钟信号控制的两输入MullerC(穆勒C)单元，CLK与CLKB电位相反。当CLK＝0，CLKB＝1时，此单元与图1a功能相同；当CLK＝1，CLKB＝0时，此单元输出为高阻态。参见图1c，图1c显示为现有技术中的传输门及其简化结构示意图。图1c中，当CLK＝1，CLKB＝0时，传输门打开(或者说“导通”)；当CLK＝0，CLKB＝1时，传输门关闭(或者说“截止”)。实施例一本专利技术提供一种锁存器，如图2a所示，图2a显示为本专利技术的一种锁存器的电路结构示意图。所述锁存器至少包括：四个穆勒C单元：MC2、MC4、MC6、MC8；四个由时钟控制的穆勒C单元：MC1、MC3、MC5、MC7；以及四个传输门TG1、TG2、TG3、TG4；其中，所述八个穆勒C单元MC1至MC8按照其角标顺序逆时针分布且首尾相接构成环路，令x为1至8的整数，每个穆勒C单元的输出端信号Sx与其角标MCx对应，并且所述八个穆勒C单元的输出端信号S1至S8呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数；所述四个传输门TG1至TG4的输出端分别依次连接信号S1、S3、S5、S7；所述四个传输门共有一个输入节点D。本专利技术的所述穆勒C单元MC1至MC8为两输入的穆勒C单元。图2a中，所述穆勒C单元MC1的输出端连接所述穆勒C单元MC2的一个输入端，所述穆勒C单元MC2的输出端连接所述穆勒C单元MC3的其中一个输入端，所述穆勒C单元MC3的输出端连接所述穆勒C单元MC4的其中一个输入端，所述穆勒C单元MC4的输出端连接所述穆勒C单元MC5的其中一个输入端，所述穆勒C单元MC5的输出端连接所述穆勒C单元MC6的其中一个输入端，所述穆勒C单元MC6输出端连接所述穆勒C单元MC7的其中一个输入端，所述穆勒C单元MC7的输出端连接所述穆勒C单元MC8的其中一个输入本文档来自技高网...

【技术保护点】
1.一种锁存器，其特征在于，所述锁存器至少包括：四个穆勒C单元：MC2、MC4、MC6、MC8；四个由时钟控制的穆勒C单元：MC1、MC3、MC5、MC7；以及四个传输门TG1、TG2、TG3、TG4；所述八个穆勒C单元MC1至MC8按照其角标顺序逆时针分布且首尾相接构成环路，令x为1至8的整数，每个穆勒C单元的输出端信号Sx与其角标MCx对应，并且所述八个穆勒C单元的输出端信号S1至S8呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数；所述四个传输门TG1至TG4的输出端分别依次连接信号S1、S3、S5、S7；所述四个传输门共有一个输入节点D。

【技术特征摘要】
1.一种锁存器，其特征在于，所述锁存器至少包括：四个穆勒C单元：MC2、MC4、MC6、MC8；四个由时钟控制的穆勒C单元：MC1、MC3、MC5、MC7；以及四个传输门TG1、TG2、TG3、TG4；所述八个穆勒C单元MC1至MC8按照其角标顺序逆时针分布且首尾相接构成环路，令x为1至8的整数，每个穆勒C单元的输出端信号Sx与其角标MCx对应，并且所述八个穆勒C单元的输出端信号S1至S8呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数；所述四个传输门TG1至TG4的输出端分别依次连接信号S1、S3、S5、S7；所述四个传输门共有一个输入节点D。2.根据权利要求1所述的锁存器，其特征在于：所述锁存器的输出节点Q为所述穆勒C单元MC7的输出端信号S7的节点。3.根据权利要求2所述的锁存器，其特征在于：所述同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数的组合包括：输入端信号为S1，S3，输出端信号为S4；输入端信号为S2，S4，输出端信号为S5；输入端信号为S3，S5，输出端信号为S6；输入端信号为S4，S6，输出端信号为S7；输入端信号为S5，S7，输出端信号为S8；输入端信号为S6，S8，输出端信号为S1；输入端信号为S7，S1，输出端信号为S2；输入端信号为S8，S2，输出端信号为S3。4.根据权利要求3所述的锁存器，其特征在于：所述同一穆勒C单元的两个输入端信号同为高电平或同为低电平。...

【专利技术属性】
技术研发人员：蒋建伟，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31