半导体存储装置及存储器系统制造方法及图纸

本发明专利技术的实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。一实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作是对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

Semiconductor Storage Device and Memory System

【技术实现步骤摘要】
半导体存储装置及存储器系统[相关申请案]本申请案享有以日本专利申请案2018-10660号(申请日：2018年1月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及半导体存储装置及存储器系统。
技术介绍
众所周知的是如下存储器系统，其具备作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的控制器。
技术实现思路
实施方式提供根据电源通入以后的占空比的变动而对输出信号进行校正的半导体存储装置及存储器系统。实施方式的半导体存储装置具备第1芯片及第2芯片，其等包含能够存储数据的存储单元，且能够接收同一触变(toggle)信号。所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作。所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。附图说明图1是用以对第1实施方式的存储器系统的电源系统的构成进行说明的方框图。图2是用以对第1实施方式的存储器系统的信号系统的构成进行说明的方框图。图3是用以对第1实施方式的半导体存储装置的构成进行说明的方框图。图4是用以对第1实施方式的半导体存储装置的输入输出电路及逻辑控制电路的构成进行说明的方框图。图5是用以对第1实施方式的半导体存储装置的修正电路的构成进行说明的电路图。图6是用以对第1实施方式的半导体存储装置的输出电路的构成进行说明的电路图。图7是用以对第1实施方式的半导体存储装置的检测电路的构成进行说明的电路图。图8是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。图9是用以对第1实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。图10是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的流程图。图11是用以对第1实施方式的存储器系统的独立于其他芯片读出动作的占空比校正动作进行说明的指令序列。图12是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。图13是用以对第1实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。图14是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。图15是用以对第1实施方式的存储器系统的修正动作进行说明的时序图。图16是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。图17是用以对第1实施方式的存储器系统的检测动作进行说明的时序图。图18是用以对第2实施方式的存储器系统的占空比校正动作的概要进行说明的流程图。图19是用以对第2实施方式的存储器系统的控制信号的搜索范围进行说明的示意图。图20是用以对第3实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。图21是用以对与第3实施方式的存储器系统的占空比校正动作相关的设定进行说明的表格。图22是用以对第4实施方式的存储器系统的信号系统的构成进行说明的方框图。图23是用以对第4实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。图24是用以对第4实施方式的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的指令序列。图25是用以对第1变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图26是用以对第2变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图27是用以对第3变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图28是用以对第4变化例的存储器系统的占空比校正动作的概要进行说明的流程图。图29是用以对第5变化例的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。图30是用以对与第5变化例的存储器系统的占空比校正动作的校正结果相关的信息进行说明的表格。图31是用以对第6变化例的存储器系统的在其他芯片读出动作中执行的占空比校正动作进行说明的流程图。具体实施方式以下，参照图式对实施方式进行说明。另外，以下说明中，对具有相同功能及构成的构成要素附上共通的参照符号。另外，以下说明中，信号X＜n：0＞(n为自然数)是指(n+1)位的信号，且是指分别为1位的信号即信号X＜0＞、X＜1＞、…、及X＜n＞的集合。此外，构成要素Y＜n：0＞是指与信号X＜n：0＞的输入或输出一一对应的构成要素Y＜0＞、Y＜1＞、…、及Y＜n＞的集合。此外，以下说明中，信号/Z表示信号Z的反转信号。此外，“信号Z及/Z的占空比”表示信号Z的脉冲从上升至下降为止的时间相对于信号Z的脉冲的1周期的比率(即，信号/Z的脉冲从下降至上升为止的时间相对于信号/Z的脉冲的1周期的比率)。1.第1实施方式对第1实施方式的存储器系统进行说明。第1实施方式的存储器系统例如包含作为半导体存储装置的NAND型闪速存储器、及控制该NAND型闪速存储器的存储器控制器。1.1构成1.1.1关于存储器系统的全体构成使用图1及图2对第1实施方式的存储器系统的全体构成进行说明。存储器系统1例如与外部的未图示的主机设备通信。存储器系统1存储来自主机设备的数据，此外将数据读出至主机设备。图1是用以对第1实施方式的存储器系统的电源系统进行说明的方框图。如图1所示，存储器系统1具备控制器2、NAND封装体3、电源管理器4、及基准电阻9。NAND封装体3包含例如多个半导体存储装置5～8。图1例中，表示NAND封装体3中包含4个芯片的情况。另外，以下说明中，半导体存储装置5～8分别也可视为芯片A～D。电源管理器4为用以管理对控制器2及NAND封装体3供给的电压的IC(Integratedcircuit，集成电路)。电源管理器4例如将电压即电压VCCQ供给至控制器2及NAND封装体3。电压VCCQ是作为用于控制器2与NAND封装体3之间的输入输出信号的电压的基准电压来使用。此外，电源管理器4例如对NAND封装体3供给电压VCC。电压VCC作为在NAND封装体3内使用的其他电压的基准电压来使用。此外，NAND封装体3能够经由基准电阻9与电压VSS连接地构成。基准电阻9例如用于对NAND封装体3内的半导体存储装置5～8的各者的输出阻抗进行校正。电压VSS为接地电压，例如定义为存储器系统1内的接地(0V)。图2是用以对第1实施方式的存储器系统的信号系统进行说明的方框图。如图2所示，控制器2控制半导体存储装置5～8。具体而言，控制器2将数据写入至半导体存储装置5～8，且从半导体存储装置5～8读出数据。控制器2通过NAND汇流排连接在半导体存储装置5～8。半导体存储装置5～8的各者具备多个存储单元，非易失地存储数据。半导体存储装置5～8的各者例如为通过预先分配芯片地址而能够识别为唯一的半导体芯片，且能够通过控制器2的指示而独立动作地构成。在与半导体存储装置5～8的各者连接的NAND汇流排上接收发送同种信号。NAND汇流排包含多个信号线，进行依照NAND接口的信号/CE0～/CE3、CLE、ALE、/WE、RE、/RE、/WP、/RB0～/RB3、DQ＜7：0＞、DQS、及/DQS的接收发送。信号CLE、ALE、/WE、RE、/RE、及/WP由半导体存储装置5～8接收，信号/RB0～/RB3由控本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号，所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。

【技术特征摘要】
2018.01.25 JP 2018-0106601.一种半导体存储装置，其特征在于具备第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号，所述第1芯片若接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。2.根据权利要求1所述的半导体存储装置，其特征在于所述第1芯片进而具备：检测电路，其检测所述输出信号的占空比；定序器，其产生基于由所述检测电路检测出的占空比的控制信号；及修正电路，其产生基于所述控制信号对所述触变信号的占空比进行修正后的信号。3.根据权利要求1所述的半导体存储装置，其特征在于若所述第1芯片接收到第2指令，则所述第1芯片独立于所述第2芯片的动作而执行对所述输出信号的占空比进行校正的第2校正动作。4.根据权利要求3所述的半导体存储装置，其特征在于所述第1校正动作及所述第2校正动作进行所述占空比的校正所需的时间互不相同。5.根据权利要求3所述的半导体存储装置，其特征在于所述第1校正动作及所述第2校正动作是所述占空比的校正精度互不相同。6.根据权利要求1所述的半导体存储装置，其特征在于进而具备第3芯片，该第3芯片包含能够存储数据的存储单元，且能够与所述第1芯片及所述第2芯片一起接收所述触变信号，若所述第3芯片与所述第1芯片一起进而接收到所述第1指令，则在根据所述触变信号而从所述第2芯片读出数据时，所述第1芯片执行所述第1校正动作，所述第3芯片执行第3校正动作，所述第3校正动作是对根据所述触变信号而在所述第3芯片产生的输出信号的占空比进行校正。7.一种存储器系统，其特征在于具备：半导体存储装置，其包含第1芯片及第2芯片，这些第1芯片及第2芯片包含能够存储数据的存储单元，且能够接收同一触变信号；及控制器；且所述第1芯片若所述第1芯片从所述控制器接收到第1指令，则在根据所述触变信号而从所述第2芯片读出数据时执行第1校正动作，所述第1校正动作对根据所述触变信号而在所述第1芯片产生的输出信号的占空比进行校正。8.根据权利要求7所述的存储器系统，其特征在于若所述第1芯片从所述控制器接收到第2指令，则所述第1芯片独立于所述第2芯片的动作而执行对所述输出信号的占空比进行校正的第2校正动作。9.根据权利要求8所述的存储器系统，其特征在于所述控制器，对所述第1指令或所述第2指令的发行后的经过时间进行监控，且在...

【专利技术属性】
技术研发人员：山本健介，渡边郁弥，尾崎正一，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP