一种差分延迟电路、压控延迟线调谐电路及芯片制造技术

本发明专利技术提供一种用于压控延迟线的差分延迟电路、压控延迟线调谐电路及芯片，其中用于压控延迟线的差分延迟电路包括：一对差分输入晶体管、电压信号输入单元、电阻调整单元和交叉耦合单元；电阻调整单元与电压信号输入单元并联设置，且电阻调整单元与控制电路相连接，并根据控制电路生成的负载控制信号调节电阻调整单元的负载，以调节压控延迟线的调谐范围。本发明专利技术实施例的技术方案通过调节PMOS管阵列中若干个PMOS管的导通和截止，调节差分延迟电路的负载大小，从而扩大压控延迟线的调谐范围，使电路运行更加稳定安全。

A Differential Delay Circuit, Voltage Controlled Delay Line Tuning Circuit and Chip

【技术实现步骤摘要】
一种差分延迟电路、压控延迟线调谐电路及芯片
本专利技术涉及一种延迟电路结构，具体涉及一种差分延迟电路、压控延迟线调谐电路及芯片。
技术介绍
DDR(DoubleDataRate，双倍速率同步动态随机存储器)为具有双倍传输率之SDRAM(SynchronousDynamicRandomAccessMemory，同步动态随机存储器)，其传输速度为系统时脉之两倍，由于速度增加，其传输效能优于传统的SDRAM。在DDR存储器系统中，压控延迟线是延迟锁相环的延迟线电路的主要组成部分。压控延迟线电路实现了通过电荷泵产生的模拟电压信号控制延迟锁相环的输出，以实现将电信号延迟一段时间输出。压控延迟线的电路设计较多采用伪差分延时单元。在某种极端的使用情况下，比如在温度较高的情况下，电路输出信号的频率会有很显著的变化，因此调谐范围是压控延迟线的一个主要的技术指标。在电路结构中，通常使用负载主动控制以扩大调谐范围，但简单的负载调节并不能达到理想效果，不能保证在不同输入频率情况下的都能得到较宽的调谐范围。
技术实现思路
本专利技术提供一种差分延迟电路、压控延迟线调谐电路及芯片，以至少解决现有技术中的以上技术问题。作为本专利技术的一个方面，本专利技术提供一种用于压控延迟线的差分延迟电路，包括：输入输出单元，包括用于接收所述差分延迟电路的差分输入信号的输入端和用于输出所述差分延迟电路的差分输出信号的输出端；电压信号输入单元，用于接收电压控制信号，并根据所述电压控制信号控制所述差分延迟电路的延迟输出，其中，所述电压信号输入单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均连接到所述电压控制信号；所述第一晶体管的源极和所述第二晶体管的源极均连接到电压源，所述第一晶体管的漏极和所述第二晶体管的漏极分别连接到所述输出端；以及电阻调整单元，包括第一电阻调整子单元和第二电阻调整子单元，其中，所述第一电阻调整子单元跨接在所述第一晶体管的源极和漏极之间以及所述第二电阻调整子单元跨接在所述第二晶体管的源极和漏极之间，所述第一电阻调整子单元和所述第二电阻调整子单元均与控制电路相连接，并根据所述控制电路生成的负载控制信号调节所述第一电阻调整子单元和所述第二电阻调整子单元的负载，以调节压控延迟线的调谐范围。结合第一方面，本专利技术实施例的第一方面的第一实施方式中，所述输入输出单元包括一对差分输入晶体管，所述一对差分输入晶体管包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接到差分延迟电路的信号正输入端，所述第三晶体管的漏极连接到差分延迟电路的信号负输出端；所述第四晶体管的栅极连接到差分延迟电路的信号负输入端，所述第四晶体管的漏极连接到差分延迟电路的信号正输出端；所述第三晶体管的源极和所述第四晶体管的源极均连接到电压源地线。结合第一方面，本专利技术实施例的第一方面的第二实施方式中，所述输入输出单元还包括交叉耦合单元，用于调节所述差分延迟电路的输出信号的摆幅，包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的源极均连接到所述电压源，所述第五晶体管的漏极与所述第六晶体管的栅极一起连接到差分延迟电路的信号负输出端，所述第五晶体管的栅极与所述第六晶体管的漏极一起连接到差分延迟电路的信号正输出端。结合第一方面、第一方面的第一实施方式、第一方面的第二实施方式，本专利技术实施例的第一方面的第三实施方式中，所述第一电阻调整单元和所述第二电阻调整单元具有相同的结构。结合第一方面的第三实施方式，所述第一电阻调整单元和所述第二电阻调整单元均并联设置多个PMOS管，其中，多个所述PMOS管的栅极均与所述控制电路相连接，以根据所述控制电路生成的负载控制信号控制所述PMOS管的导通和截止。作为本专利技术的二个方面，本专利技术提供一种压控延迟线调谐电路，包括：检测模块，用于检测压控延迟线所在的芯片的工作频率，并根据所述检测到的工作频率产生使能信号；控制电路，用于接收所述检测模块发送的使能信号，并响应于接收到的所述使能信号，生成负载控制信号；以及上述任一项所述的差分延迟电路，用于接收所述控制电路发送的所述负载控制信号，并响应于所述负载控制信号调节所述差分延迟电路的负载，以调节压控延迟线的调谐范围。结合第二方面，本专利技术实施例的第二方面的第一实施方式中，所述控制电路还用于响应于接收到的所述使能控制信号，控制所述差分延迟电路中第一电阻调整单元中至少一个和第二电阻调整单元中至少一个对应设置的PMOS管的导通和截止。结合第二方面的第一实施方式，本专利技术实施例的第二方面的第二实施方式中，所述检测模块还用于检测所述压控延迟线所在的芯片的工作频率是否变化，若是则生成使能信号。结合第二方面的第二实施方式，本专利技术实施例的第二方面的第三实施方式中所述使能控制信号包括截止使能控制信号；所述检测模块还用于检测所述压控延迟线所在的芯片的工作频率的降低，并响应于所述工作频率的降低产生截止使能控制信号；所述控制电路还用于响应接收到所述截止使能控制信号，通过控制所述第一电阻调整单元中至少一个和所述第二电阻调整单元中至少一个对应设置的PMOS管截止，调节负载变大。结合第二方面的第二实施方式，本专利技术实施例的第二方面的第四实施方式中，所述使能控制信号还包括导通使能控制信号；所述检测模块还用于检测所述压控延迟线所在的芯片的工作频率的升高，并响应于所述工作频率的升高产生导通使能控制信号；所述控制电路还用于响应接收到所述导通使能控制信号，通过控制所述第一电阻调整单元中至少一个和所述第二电阻调整单元中至少一个对应设置的PMOS管导通，调节负载变小。作为本专利技术的三个方面，本专利技术提供一种芯片，所述芯片包括上述第二方面所述的压控延迟线调谐电路。本专利技术采用上述技术方案，具有如下优点：本专利技术实施例的技术方案通过调节PMOS管阵列中若干个PMOS管的导通和截止，调节差分延迟电路的负载大小，从而扩大压控延迟线的调谐范围，保证在不同输入频率情况下的都能得到较宽的调谐范围，这种方法方便易行，使电路运行更加稳定安全。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术实施例的差分延迟电路的示意图；图2为本专利技术实施例的差分延迟电路的第一电阻调整单元的示意图；图3为本专利技术实施例的差分延迟电路的第二电阻调整单元的示意图；图4为本专利技术实施例的压控延迟线调谐电路的示意图。附图标记说明：M2第一电阻调整单元；M5第二电阻调整单元；M7第三晶体管；M8第四晶体管；M1第一晶体管；M6第二晶体管；M3第五晶体管；M4第六晶体管；100检测模块；200控制电路；300差分延迟电路。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。在本专利技术的描述本文档来自技高网...

【技术保护点】
1.一种用于压控延迟线的差分延迟电路，其特征在于，包括：输入输出单元，包括用于接收所述差分延迟电路的差分输入信号的输入端和用于输出所述差分延迟电路的差分输出信号的输出端；电压信号输入单元，用于接收电压控制信号，并根据所述电压控制信号控制所述差分延迟电路的延迟输出，其中，所述电压信号输入单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均连接到所述电压控制信号；所述第一晶体管的源极和所述第二晶体管的源极均连接到电压源，所述第一晶体管的漏极和所述第二晶体管的漏极分别连接到所述输出端；以及电阻调整单元，包括第一电阻调整子单元和第二电阻调整子单元，其中，所述第一电阻调整子单元跨接在所述第一晶体管的源极和漏极之间以及所述第二电阻调整子单元跨接在所述第二晶体管的源极和漏极之间，所述第一电阻调整子单元和所述第二电阻调整子单元均与控制电路相连接，并根据所述控制电路生成的负载控制信号调节所述第一电阻调整子单元和所述第二电阻调整子单元的负载，以调节压控延迟线的调谐范围。

【技术特征摘要】
1.一种用于压控延迟线的差分延迟电路，其特征在于，包括：输入输出单元，包括用于接收所述差分延迟电路的差分输入信号的输入端和用于输出所述差分延迟电路的差分输出信号的输出端；电压信号输入单元，用于接收电压控制信号，并根据所述电压控制信号控制所述差分延迟电路的延迟输出，其中，所述电压信号输入单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均连接到所述电压控制信号；所述第一晶体管的源极和所述第二晶体管的源极均连接到电压源，所述第一晶体管的漏极和所述第二晶体管的漏极分别连接到所述输出端；以及电阻调整单元，包括第一电阻调整子单元和第二电阻调整子单元，其中，所述第一电阻调整子单元跨接在所述第一晶体管的源极和漏极之间以及所述第二电阻调整子单元跨接在所述第二晶体管的源极和漏极之间，所述第一电阻调整子单元和所述第二电阻调整子单元均与控制电路相连接，并根据所述控制电路生成的负载控制信号调节所述第一电阻调整子单元和所述第二电阻调整子单元的负载，以调节压控延迟线的调谐范围。2.根据权利要求1所述的差分延迟电路，其特征在于，所述输入输出单元包括一对差分输入晶体管，所述一对差分输入晶体管包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接到差分延迟电路的信号正输入端，所述第三晶体管的漏极连接到差分延迟电路的信号负输出端；所述第四晶体管的栅极连接到差分延迟电路的信号负输入端，所述第四晶体管的漏极连接到差分延迟电路的信号正输出端；所述第三晶体管的源极和所述第四晶体管的源极均连接到电压源地线。3.根据权利要求2所述的差分延迟电路，其特征在于，所述输入输出单元还包括交叉耦合单元，用于调节所述差分延迟电路的输出信号的摆幅，包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的源极均连接到所述电压源，所述第五晶体管的漏极与所述第六晶体管的栅极一起连接到差分延迟电路的信号负输出端，所述第五晶体管的栅极与所述第六晶体管的漏极一起连接到差分延迟电路的信号正输出端。4.根据权利要求1-3中任一项所述的差分延迟电路，其特征在于，所述第一电阻调整单元和所述第二电阻调整单元具有相同的结构。5.根据...

【专利技术属性】
技术研发人员：李敏娜，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34