字线梯升器及使用该字线梯升器减缓读取扰动的方法技术

本发明专利技术提供一种字线梯升器及使用该字线梯升器减缓读取扰动的方法，包括：反相器、PMOS管和NMOS管；反相器的输入端接输入信号，其输出端、PMOS管源极及NMOS管的栅极接字线；PMOS管漏极和NMOS管的漏极连接；非门，PMOS管栅极接该非门的输出端；位线追踪单元连接非门的其中一个输入端。当没有外部使能信号输入时，改变位线追踪单元的单元数，得以延长梯升器的工作时间，从而减小读取扰动及半选干扰；当有外部使能信号输入时，通过比较位线追踪单元的输入信号与外部使能信号的充放电时长，来调整位线追踪单元的单元数，从而减小梯升器的读取扰动以及半选干扰，降低电路低压操作下的不稳定型，避免低良率的发生。

Word-line elevator and the method of using the Word-line elevator to alleviate reading disturbance

【技术实现步骤摘要】
字线梯升器及使用该字线梯升器减缓读取扰动的方法
本专利技术涉及一种半导体集成电路，特别是涉及一种字线梯升器及使用该字线梯升器减缓读取扰动的方法。
技术介绍
静态随机存取存储器(StaticRandom-AccessMemory，SRAM)中静态存取内存在(systemonachip，SoC)和处理器的高速缓存上被广泛使用，并且它也占了芯片大部分的面积，由于功率等原因限制芯片最低电压Vmin。静态存取内存所使用的设计规则是最严苛的，因此对制程、电压、温度等的变化是非常敏感的。目前已经被提出的电路技术可以有降低字符线技术，此技术主要减缓读取时产生的扰动以及半选干扰(halfselectdisturb)，但这个技术使用上会降低在低压时写入的能力。因此，需要提出一种新的字线梯升器以及使用该字线梯升器来减缓读取扰动的方法来解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种字线梯升器及使用该字线梯升器减缓读取扰动的方法，用于解决现有技术中用于减缓读取时产生的扰动以及半选干扰而使得在低压时降低写入能力的问题。为实现上述目的及其他相关目的，本专利技术提供一种字线梯升器，至少包括：反相器、PMOS管和NMOS管；所述反相器的输入端接输入信号，其输出端、所述PMOS管的源极以及所述NMOS管的栅极连接字线；所述PMOS管的漏极和所述NMOS管的漏极相连接，所述NMOS管的源极接地；具有两个输入端的非门，所述PMOS管的栅极连接该非门的输出端；位线追踪单元，该位线追踪单元连接所述非门的其中一个输入端。优选地，还包括解码器，所述反相器输入端所接的输入信号由所述解码器提供。优选地，还包括另一反相器INV，该反相器INV的输出端连接所述非门的另一输入端。优选地，所述反相器INV的输入端连接使能信号EB。优选地，所述位线追踪单元的单元数取值范围为8至512。优选地，所述位线追踪单元的单元数为16、64或128。本专利技术还提供一种使用字线梯升器减缓读取扰动的方法，该方法至少包括以下步骤：步骤一、所述解码器输入解码信号的状态为0，使所述梯升器处于读或写状态；所述位线追踪单元输入初始信号的状态为1，所述使能信号EB的输入状态为1；步骤二、选定位线追踪单元的单元数，并将所述位线追踪单元的初始信号状态由1变为0，使所述字线波形以阶梯状爬升；步骤三、改变所述位线追踪单元的单元数，并将所述并将所述位线追踪单元的初始信号状态由1变为0，使所述位线波形以阶梯状爬升。优选地，还包括步骤四、选定位线追踪单元的单元数，将所述解码器的输入信号状态置为0，将所述使能信号EB的输入状态为由0变为1，并同时将所述位线追踪单元的初始信号状态由1变为0，延长所述梯升器的工作时间，减小读取扰动。优选地，所述位线追踪单元的单元数取值范围为8至512。优选地，选定的所述位线追踪单元的单元数为16、64或128。优选地，所述解码器输入解码信号的状态为1时，所述使能信号的状态为0或1；所述位线追踪单元的输入信号状态为1。如上所述，本专利技术的字线梯升器及使用该字线梯升器减缓读取扰动的方法，具有以下有益效果：当没有外部使能信号输入时，改变位线追踪单元的单元数，得以延长梯升器的工作时间，从而减小读取扰动及半选干扰；当有外部使能信号输入时，通过比较位线追踪单元的输入信号与外部使能信号的充放电时长，来调整位线追踪单元的单元数，从而减小梯升器的读取扰动以及半选干扰，降低电路低压操作下的不稳定型，避免低良率的发生。附图说明图1显示为本专利技术的字线梯升器的电路示意图；图2显示为本专利技术的不同位线追踪单元数对应的字线波形示意图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一如图1所示，图1显示为本专利技术的字线梯升器的电路示意图。本实施例提供一种字线梯升器，该字线梯升器包括：反相器INV_WL、PMOS管MP1和NMOS管MN1；所述反相器INV_WL的输入端接输入信号，其输出端、所述PMOS管MP1的源极以及所述NMOS管MN1的栅极连接字线WL；所述PMOS管MP1的漏极和所述NMOS管MN1的漏极相连接，所述NMOS管MN1的源极接地；本专利技术在本实施例中优选地，所述字线梯升器还包括如图1所示的解码器(decoder)，所述反相器INV_WL输入端所接的输入信号由所述解码器提供。也就是说，所述解码信号由所述解码器给出，解码信号经过反相器INV_WL后，解码信号被反置，比如给出的解码信号其状态如果为1，则代表信号没有被解码，如果状态为0，则代表信号被解码，所述信号经过所述反相器INV_WL后，原来状态为1的信号，被反置为状态为0的信号，相反，原来信号状态为0的信号，经过反相器INV_WL后，被反置为状态为1的信号。当经过反相器INV_WL的信号为高电平1时，字线WL被充电。如图1所示，本专利技术的所述字线梯升器还包括具有两个输入端的非门NOR以及位线追踪单元BLTC，其中所述PMOS管MP1的栅极连接该非门NOR的输出端；位线追踪单元(BLTrackingCell)，该位线追踪单元连接所述非门NOR的其中一个输入端。位线追踪单元的单元数可以改变梯升器工作所持续的时间。因此，本专利技术进一步地，所述位线追踪单元的单元数取值范围为8至512。更进一步地，所述位线追踪单元的单元数优选为16、64或128。如图1所示，本专利技术优选地，所述梯升器还包括另一反相器INV，该反相器INV的输出端连接所述非门NOR的另一输入端。进一步地，所述反相器INV的输入端连接使能信号EB。也就是说，所述非门NOR的两个输入端，其中一个输入端接收位线追踪单元输出的信号EB2，另一输入端接收来自反相器INV输出的信号EB1。当所述解码器的输入信号状态为1时，表示无解码动作。因此，字线WL为低电平。这时，如果将所述位线追踪单元的输入信号EB2状态置为1，则经过所述非门NOR后，信号EB3的状态为0，所述梯升器为待机状态。当所述解码器当所述解码器的输入信号状态为0时，表示信号被解码，被解码的信号经由所述反相器INV_WL后被反置，信号状态变为1，所述字线WL为高电平。本专利技术还包括使用上述梯升器减缓读取扰动的方法，具体包括以下步骤：步骤一、所述解码器输入解码信号的状态为0，使所述梯升器处于读或写状态；所述位线追踪单元输入初始信号的状态为1，所述使能信号EB的输入状态为1。也就是说，当所述解码器的输入信号的状态为0时，表示该信号被解码，被解码的信号经过所述反相器INV_WL后，信号状态被反置，变为状态为1的信号，所述字线WL被充电至高电平。这时所述梯升器处于读或写(R/W)状态。这时将所述位线追踪单元输入初始信号的状态置为1(信号EB2本文档来自技高网...

【技术保护点】
1.一种字线梯升器，其特征在于，至少包括：反相器、PMOS管和NMOS管；所述反相器的输入端接输入信号，其输出端、所述PMOS管的源极以及所述NMOS管的栅极连接字线；所述PMOS管的漏极和所述NMOS管的漏极相连接，所述NMOS管的源极接地；具有两个输入端的非门，所述PMOS管的栅极连接该非门的输出端；位线追踪单元，该位线追踪单元连接所述非门的其中一个输入端。

【技术特征摘要】
1.一种字线梯升器，其特征在于，至少包括：反相器、PMOS管和NMOS管；所述反相器的输入端接输入信号，其输出端、所述PMOS管的源极以及所述NMOS管的栅极连接字线；所述PMOS管的漏极和所述NMOS管的漏极相连接，所述NMOS管的源极接地；具有两个输入端的非门，所述PMOS管的栅极连接该非门的输出端；位线追踪单元，该位线追踪单元连接所述非门的其中一个输入端。2.根据权利要求1所述的字线梯升器，其特征在于：所述位线追踪单元的单元数取值范围为8至512。3.根据权利要求2所述的字线梯升器，其特征在于：所述位线追踪单元的单元数为16、64或128。4.根据权利要求3所述的字线梯升器，其特征在于：还包括解码器，所述反相器输入端所接的输入信号由所述解码器提供。5.根据权利要求4所述的字线梯升器，其特征在于：还包括另一反相器INV，该反相器INV的输出端连接所述非门的另一输入端。6.根据权利要求5所述的字线梯升器，其特征在于：所述反相器INV的输入端连接使能信号EB。7.一种使用根据权利要求6所述的字线梯升器减缓读取扰动的方法，其特征在于：该方法至少包括以下步骤：步骤一、所述解码器输入解码信号的状态为0，使...

【专利技术属性】
技术研发人员：廖伟男，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31