包括Z制造技术

本公开的实施例涉及包括Z

Including Z

【技术实现步骤摘要】
包括Z2-FET型存储器单元的存储器阵列相关申请的交叉引用本申请要求于2017年11月28日提交的法国专利申请No.1761279的优先权，其内容在法律可允许的最大范围内通过引用整体并入本文。
本公开涉及包括Z2-FET型存储器单元的存储器阵列。
技术介绍
图1是示意性地示出Z2-FET型存储器单元并且更具体地是N型Z2-FET存储器单元PMN的横截面图。这种存储器单元PMN例如在2013年Solid-StateElectronics第84卷第147至154页的JingWan等人的“ProgressinZ2-FET1T-DRAM:Retentiontime,writingmodes,selectivearrayoperation,anddualbitstorage”中被描述(通过引用并入)。存储器单元PMN形成在SOI(“绝缘体上硅”)结构内部和顶部上，该SOI结构包括例如由硅制成的半导体层1，半导体层1位于被称为BOX(用于“埋入氧化物”)的绝缘层3上，绝缘层3本身位于例如由硅制成的半导体支撑件5上。半导体支撑件5可以用作存储器单元PMN的背栅BGN。有源区域被界定在层1中，并且包括通过中间区11而隔开的阳极区AN和阴极区KN(或阳极AN和阴极KN)。阳极区AN是重P型掺杂(P+)的并且位于图1的左手侧。阴极区KN是重N型掺杂(N+)的并且位于图1的右手侧。中间区11是轻P型掺杂(P-)的并且位于阳极区AN与阴极区KN之间。绝缘栅极形成在层11的在阳极区7侧的一部分上。绝缘栅极包括由多晶硅制成的称为前栅FGN的栅极层FGN和位于层11的部分上的绝缘层15。无论N型Z2-FET存储器单元PMN的操作模式如何，负偏置电压被施加到背栅BGN，并且参考电压(例如，接地)被施加到阴极KN。当存储器单元处于等待状态时，低态电压被施加到阳极AN，并且高态电压被施加到前栅FGN。为了从存储器单元读取或向存储器单元中写入“1”或“0”，控制电压以脉冲的形式被施加到阳极AN和前栅FGN。为了向存储器单元中写入“1”，上升沿被施加到阳极AN并且下降沿被施加到前栅FGN，这导致在存储器单元的前栅FGN下方吸引电子。然后存储器单元处于低阻抗状态。为了写入“0”，通过向前栅FGN施加下降沿并且向阳极AN施加处于低态的电压来从前栅FGN排出电子。然后存储器单元处于高阻抗状态。为了从存储器单元读取，其阻抗通过将前栅FGN的电压保持在高电压并且向阳极AN施加上升沿来确定。在上述Wan文章中更详细地描述了控制电压的值和存储器单元的操作。Wan文章还指出了Z2-FET存储器单元例如用于动态随机存取存储器中。图2是P型Z2-FET存储器单元PMP的横截面图。图2的存储器单元PMP与图1的存储器单元PMN相同，并且因此存储器单元PMP包括位于绝缘层3上的半导体层1，绝缘层3本身位于半导体层5上。层1被分成三个区域：阳极区AP、中间区11和阴极区KP。存储器单元PMP的背栅和前栅分别用附图标记BGP和FGP表示。存储器单元PMP与存储器单元PMN之间的区别在于，存储器单元PMP的绝缘栅极形成在层11的在阴极区KP侧的一部分上。那么，绝缘栅极总是包括前栅FGP和位于层11的部分上的绝缘层15。无论P型Z2-FET存储器单元PMP的操作模式如何，正偏置电压被施加到背栅5，并且高电压(例如，称为电压Vdd)被施加到阳极AP。当存储器单元处于其等待读取或写入操作的状态时，处于高态的电压被施加到阴极KP，并且低态电压被施加到前栅FGP。为了从存储器单元读取或向存储器单元中写入“1”或“0”，控制电压以脉冲的形式被施加到阴极KP和前栅FGP。为了向存储器单元中写入“1”，下降沿被施加到阴极KP并且上升沿被施加到前栅FGP，这导致在存储器单元的前栅FGP下方吸引空穴。然后存储器单元处于低阻抗状态。为了向存储器单元中写入“0”，通过向前栅FGP施加上升沿并且向阴极KP施加高态电压来从存储器单元的前栅FGP下方排出空穴。然后存储器单元处于高阻抗状态。为了从存储器单元读取，其阻抗通过将前栅FGP的电压保持在低电压并且通过向阴极KP施加下降沿来确定。对于某些应用，希望能够减小包括Z2-FET型存储器单元的动态随机存取存储器(DRAM)的大小。
技术实现思路
一个实施例提供一种存储器阵列，存储器阵列包括多个Z2-FET型存储器单元和MOS型选择晶体管，其中每个存储器单元包括与选择晶体管中的一个选择晶体管的第一导电类型的漏极区共用的第一导电类型的第一区，其中阵列的同一列的选择晶体管具有共用漏极区、共用源极区和共用沟道区。根据一个实施例，阵列的同一列的存储器单元具有共用前栅。根据一个实施例，同一列的存储器单元的共用前栅连接到字线。根据一个实施例，每个存储器单元包括第二导电类型的第二区。根据一个实施例，阵列的同一行的存储器单元的第二区连接到位线。根据一个实施例，阵列的同一行的存储器单元两两地(twobytwo)被组装并且具有第二共用区。根据一个实施例，每个存储器单元的第一区连接到参考电压。根据一个实施例，同一列的选择晶体管具有共用栅极。根据一个实施例，同一列的选择晶体管的共用栅极区连接到控制线。根据一个实施例，选择晶体管是N沟道MOS晶体管。根据一个实施例，选择晶体管是P沟道MOS晶体管。根据一个实施例，Z2-FET型存储器单元在衬底上包括：阳极区；阴极区；将阳极区与阴极区分开的P型掺杂区；以及位于轻掺杂区的一部分的顶部上并且与轻掺杂区的一部分接触的绝缘栅极区。另一实施例提供了一种制造存储器阵列的方法，方法包括：形成以行和列布置的多个Z2-FET型存储器单元和多个MOS型选择晶体管，其中：每个存储器单元的形成包括形成第一导电类型的第一区；每个选择晶体管的形成包括形成与存储器单元的第一区和同一列的所有选择晶体管共用的漏极区，形成对同一列的所有选择晶体管共用的源极区，以及形成对同一列的所有选择晶体管共用的栅极区。附图说明在下面结合附图对具体实施例的非限制性描述中将详细讨论前述和其他特征和优点，在附图中：前面描述的图1是Z2-FET型的N型存储器单元的横截面图；前面描述的图2是Z2-FET型的P型存储器单元的横截面图；图3A和图3B是存储器单元连同其选择晶体管一起的横截面图和俯视图；图4是存储器阵列的电气图；图5是图示图4的存储器阵列的一个实施例的时序图；图6是Z2-FET型的N型存储器单元连同其选择晶体管一起的一个实施例的俯视图；图7是存储器阵列的一个实施例的俯视图；图8A和图8B是Z2-FET型的P型存储器单元连同选择晶体管一起的一个实施例的横截面图和俯视图；图9是存储器阵列的一个实施例的俯视图；以及图10是图示图8的存储器阵列的一个实施例的时序图。具体实施方式在不同的附图中，相同的元素用相同的附图标记表示。为清楚起见，仅示出和详细描述对理解所描述的实施例有用的那些步骤和元素。特别地，将不提醒存储器的一般操作。在以下描述中，当参考诸如“前”、“后”、“左手”、“右手”、“顶部”、“上部”等限定位置和取向的术语时，参考是对图中元素的取向做出的。除非另有说明，否则表述“在…量级(intheorderof)”和“基本上”的含义意指在10％内，优选地在5％内。在下面的描述本文档来自技高网...

【技术保护点】
1.一种存储器阵列，包括：多个Z

【技术特征摘要】
2017.11.28 FR 17612791.一种存储器阵列，包括：多个Z2-FET型存储器单元；以及对应的多个MOS型选择晶体管；其中每个存储器单元包括与所述MOS型选择晶体管中的对应的一个MOS型选择晶体管的第一导电类型的漏极区共用的所述第一导电类型的第一区；并且其中所述存储器阵列的同一列的所述MOS型选择晶体管具有共用漏极区、共用源极区和共用沟道区。2.根据权利要求1所述的存储器阵列，其中所述存储器阵列的同一列的所述存储器单元具有共用前栅。3.根据权利要求2所述的存储器阵列，其中所述同一列的所述存储器单元的所述共用前栅连接到字线。4.根据权利要求1所述的存储器阵列，其中每个存储器单元包括第二导电类型的第二区。5.根据权利要求4所述的存储器阵列，其中所述存储器阵列的同一行的所述存储器单元的所述第二区连接到位线。6.根据权利要求5所述的存储器阵列，其中所述存储器阵列的所述同一行的所述存储器单元两两连接并且具有第二共用区。7.根据权利要求1所述的存储器阵列，其中所述共用源极区连接到参考电压。8.根据权利要求1所述的存储器阵列，其中同一列的所述MOS型选择晶体管具有共用栅极。9.根据权利要求8所述的存储器阵列，其中所述存储器阵列的同一列的所述MOS型选择晶体管的共用栅极区连接到控制线。10.根据权利要求1所述的存储器阵列，其中所述MOS型选择晶体管是N沟道MOS晶体管。11.根据权利要求1所述的存储器阵列，其中所述MOS型选择晶体管是P沟道MOS晶体管。12.根据权利要求1所述的存储器阵列，其中每个Z2-FET型存储器单元在衬底上包括：阳极区；阴极区；轻掺杂区，将所述阳极区与所述阴极区分开；以及绝缘栅极区，定位于所述轻掺杂区的一部分的顶部上并且与所述轻掺杂区的所述一部分接触。13.根据权利要求12所述的存储器阵列，其中所述阴极区是所述第一区，并且其中所述阳极区和所述轻掺杂区的宽度小于所述第一区的宽度，所述宽度垂直于在所述MOS型选择晶体管的漏极区与源极区之间延伸的方向。14.根据权利要求12所述的存储器阵列，其中所述阳极区是所述第一区，并且其中所述阴极区和所述...

【专利技术属性】
技术研发人员：H·埃尔迪拉尼，T·贝德卡尔拉茨，P·加利，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国,FR