一维排列双面错嵌式三维探测器及其制备方法、阵列技术

本发明专利技术公开了一种一维排列双面错嵌式三维探测器及其制备方法、阵列，包括第一沟槽电极和第二沟槽电极，第一沟槽电极刻蚀和第二沟槽电极分别刻蚀在第三半导体基体表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外宽均为2RX，第二沟槽电极位于第一沟槽电极下方，且两者垂直相距d3、水平相距Rx。通过吸杂氧化工艺在芯片表面生成二氧化硅层，然后经标记与光刻将探测器图形转移到二氧化硅层上，再进行阴极电极和阳极电极的刻蚀和化学沉积扩散，最后进行损伤修复及封装。

One-dimensional arrayed double-sided staggered three-dimensional detector and its preparation method and array

【技术实现步骤摘要】
一维排列双面错嵌式三维探测器及其制备方法、阵列
本专利技术属于光子(包括X光、激光、X射线自由电子激光)或粒子探测
，涉及一种一维排列双面错嵌式三维探测器及其制备方法、阵列。
技术介绍
探测器主要用于高能物理、天体物理、航空航天、军事、医学技术等领域。三维沟槽电极探测器，位置分辨率等于电极间距的长度，若想得到高位置分辨率，必须将电极间距做到很小，使得电子学读出路数多，造成电子学复杂，成本高；且将电极间距做到很小，可能会导致击穿，在本身耗尽电压就高的情况下，更容易被击穿。另外，三维沟槽电极硅探测器的中央收集极与外层沟槽均是由刻蚀、填充形成，刻蚀出的沟槽的宽度与沟槽的深度有关，即深刻蚀技术的宽深比，目前深刻蚀的宽深比能做到1:30，说明在300微米厚度的芯片中刻蚀一条贯穿芯片的沟槽，沟槽宽度最小为10微米，而沟槽沟槽本身不能收集电荷，因此其本身不能算作灵敏区，而成为死区，这其实在整个探测器中算是不小的比例，导致死区面积增大、灵敏区面积减少。
技术实现思路
本专利技术的目的在于提供一种一维排列双面错嵌式三维探测器，解决了现有三维沟槽电极探测器灵敏度低、电子学读出路数多造成电子学复杂、容易被击穿和位置分辨率低的问题。本专利技术的另一目的是提供一种一维排列双面错嵌式三维探测器阵列。本专利技术的另一目的是提供一种一维排列双面错嵌式三维探测器的制备方法。为解决上述技术问题，本专利技术所采用的技术方案是，一维排列双面错嵌式三维探测器，包括第一沟槽电极、第二沟槽电极和第三半导体基体，第一沟槽电极刻蚀在第三半导体基体上表面，第二沟槽电极刻蚀在第三半导体基体下表面；第一沟槽电极内嵌有第一中央电极，第一中央电极和第一沟槽电极之间填充有第一半导体基体；第二沟槽电极内嵌有第二中央电极，第二沟槽电极和第二中央电极之间填充有第二半导体基体；第一沟槽电极和第二沟槽电极的外长均为2RX，第二沟槽电极位于第一沟槽电极下方，第二沟槽电极上表面与第一沟槽电极下表面垂直相距d3，第一中央电极中心与第二中央电极中心水平相距Rx。进一步的，所述第一沟槽电极和第二沟槽电极规格相同，且两者均为内部中空的柱体结构；所述第一沟槽电极、第二沟槽电极的外长和外宽相等；所述第一中央电极和第二中央电极规格相同；所述第三半导体基体的高度为第一沟槽电极的高度、第二沟槽电极的高度与两者间的垂直距离d3之和。进一步的，所述第一沟槽电极和第二沟槽电极的垂直距离d3满足d3＝r1＝r2，r1为第一沟槽电极与第一中央电极的电极间距，r2为第二沟槽电极与第二中央电极的电极间距；所述第一中央电极位于第一沟槽电极中心，所述第二中央电极位于第二沟槽电极中心。进一步的，所述第一中央电极和第二中央电极均为n型重掺杂半导体基体；所述第一沟槽电极和第二沟槽电极均为p型重掺杂半导体基体；所述第一半导体基体、第二半导体基体和第三半导体基体均为p型轻掺杂半导体基体或n型轻掺杂半导体基体。进一步的，所述第一中央电极和第二中央电极均为p型重掺杂半导体基体；所述第一沟槽电极和第二沟槽电极均为n型重掺杂半导体基体；所述第一半导体基体、第二半导体基体和第三半导体基体均为p型轻掺杂半导体基体或n型轻掺杂半导体基体；所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体。进一步的，所述第一半导体基体、第二半导体基体和第三半导体基体的掺杂浓度为1×1012cm-3；所述第一沟槽电极和第二沟槽电极的掺杂浓度为1×1018cm-3～5×1019cm-3；所述第一中央电极和第二中央电极的掺杂浓度为1×1018cm-3～5×1019cm-3；所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体还可替换为材质为Ge、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的任意一种的半导体基体。本专利技术所采用的另一技术方案是，一种应用所述一维排列双面错嵌式三维探测器并排排列组成的一维排列双面错嵌式三维探测器阵列。本专利技术所采用的另一技术方案是，一维排列双面错嵌式三维探测器的制备方法，具体步骤如下：步骤S1、清洗和氧化：将芯片用去离子水清洗至表面无浮尘，放入清洗干净的氧化炉中，在高纯氧与高纯氮的混合气体中进行吸杂氧化；步骤S2、高精度标记与光刻：在芯片上多个位置做相应光刻标记，光刻机对准芯片上的光刻标记，使掩膜版与芯片精准贴合；将芯片匀胶后放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移至芯片上，显影将探测器图案显现出来；步骤S3、上下阳极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下外围沟槽，将磷化氢气体加入硅烷气体，使混合气体在上下外围沟槽内化学沉积生成多晶硅，使之不断扩散填满上下外围沟槽，制成阳极电极即第一沟槽电极和第二沟槽电极；步骤S4、上下阴极电极刻蚀与化学沉积扩散：用深刻蚀机分别从顶部和底部将光刻显影后的芯片刻蚀出中空的上下中央沟槽，并保持上下中央沟槽的深度一致；将乙硼烷气体加入硅烷气体，使混合气体在上下中央沟槽内化学沉积生成多晶硅，使之不断扩散填满上下中央沟槽，制成阴极电极即第一中央电极和第二中央电极；步骤S5、退火：将芯片放于退火炉中，在真空环境中或氮气与氩气的混合气体中升温后保温，然后将温度降至室温，得到退火后的芯片；步骤S6、光刻金属化，引出电极：将芯片匀胶后，放于掩膜版下用紫外光曝光，使掩膜版上的探测器图案转移到芯片上，显影将掩膜版图案显现出来，然后将光刻显影后的芯片上第一沟槽电极、第二沟槽电极、第一中央电极和第二中央电极区域的氧化层刻蚀掉，再在其表面镀金属；步骤S7、封装：在硅晶圆上划出探测器单元或阵列，将其固定于托起的底座上，再用金属线把探测器上的电极点跟外部的管脚通过焊接连接起来，最后用塑料管壳密封起来。进一步的，所述步骤S1中氧化炉的清洗是在高温下，在高纯氧气流中加入卤素气体，卤素气体的体积百分比小于等于15％。进一步的，所述步骤S5中，升温温度为700～1000℃，退火时间为50s～100min，升温时间为50～1000s，保温时间为2～10min。本专利技术的有益效果是，一维排列双面错嵌式三维探测器及其制备方法、阵列，首先，由于采用双面刻蚀使得需要单面刻蚀的沟槽深度变小，因此可以将中央电极和沟槽电极的宽度减少一半，大大减少电极本身充当的死区，当探测器高度一致时，本专利技术电极本身充当的死区仅为传统三维沟槽电极探测器的一半，使得电极充当的死区减少，灵敏度提升；其次，沟槽电极均不刻蚀到底，两个沟槽电极在竖直方向上的距离为d3，可以保持两者不相互接触，避免短路，同时保证芯片能机械上互相连接；d3等于沟槽电极与中央电极的间距，使得探测器耗尽时，竖直方向上的耗尽宽度约等于水平方向上的耗尽宽度，能够使探测器内部电场分布更加均匀，利于处理；本专利技术探测到的垂直入射的粒子、光子横向最小位置变化为探测到的垂直入射的粒子、光子最小位置变化较传统探测器更小，使得位置分辨率提升；本专利技术探测器宽度长度做到很大，被击穿风险大大减低；在保持相同位置分辨率下，一维排列双面错嵌式三维探测器2*1阵列相当于传统三维沟槽电极探测器6*1阵列，电子学读出路数少且成本低，拼成大面积阵列时，两种本文档来自技高网...

【技术保护点】
1.一维排列双面错嵌式三维探测器，其特征在于，包括第一沟槽电极(2)、第二沟槽电极(5)和第三半导体基体(7)，第一沟槽电极(2)刻蚀在第三半导体基体(7)上表面，第二沟槽电极(5)刻蚀在第三半导体基体(7)下表面；第一沟槽电极(2)内嵌有第一中央电极(3)，第一中央电极(3)和第一沟槽电极(2)之间填充有第一半导体基体(1)；第二沟槽电极(5)内嵌有第二中央电极(6)，第二沟槽电极(5)和第二中央电极(6)之间填充有第二半导体基体(4)；第一沟槽电极(2)和第二沟槽电极(5)的外长均为2RX，第二沟槽电极(5)位于第一沟槽电极(2)下方，第二沟槽电极(5)上表面与第一沟槽电极(2)下表面垂直相距d3，第一中央电极(3)中心与第二中央电极(6)中心水平相距Rx。

【技术特征摘要】
1.一维排列双面错嵌式三维探测器，其特征在于，包括第一沟槽电极(2)、第二沟槽电极(5)和第三半导体基体(7)，第一沟槽电极(2)刻蚀在第三半导体基体(7)上表面，第二沟槽电极(5)刻蚀在第三半导体基体(7)下表面；第一沟槽电极(2)内嵌有第一中央电极(3)，第一中央电极(3)和第一沟槽电极(2)之间填充有第一半导体基体(1)；第二沟槽电极(5)内嵌有第二中央电极(6)，第二沟槽电极(5)和第二中央电极(6)之间填充有第二半导体基体(4)；第一沟槽电极(2)和第二沟槽电极(5)的外长均为2RX，第二沟槽电极(5)位于第一沟槽电极(2)下方，第二沟槽电极(5)上表面与第一沟槽电极(2)下表面垂直相距d3，第一中央电极(3)中心与第二中央电极(6)中心水平相距Rx。2.根据权利要求1所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一沟槽电极(2)和第二沟槽电极(5)规格相同，且两者均为内部中空的柱体结构；所述第一沟槽电极(2)、第二沟槽电极(5)的外长和外宽相等；所述第一中央电极(3)和第二中央电极(6)规格相同；所述第三半导体基体(7)的高度为第一沟槽电极(2)的高度、第二沟槽电极(5)的高度与两者间的垂直距离d3之和。3.根据权利要求1或2所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一沟槽电极(2)和第二沟槽电极(5)的垂直距离d3满足d3＝r1＝r2，r1为第一沟槽电极(2)与第一中央电极(3)的电极间距，r2为第二沟槽电极(5)与第二中央电极(6)的电极间距；所述第一中央电极(3)位于第一沟槽电极(2)中心，所述第二中央电极(6)位于第二沟槽电极(5)中心。4.根据权利要求3所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一中央电极(3)和第二中央电极(6)均为n型重掺杂半导体基体；所述第一沟槽电极(2)和第二沟槽电极(5)均为p型重掺杂半导体基体；所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)均为p型轻掺杂半导体基体或n型轻掺杂半导体基体。5.根据权利要求3所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一中央电极(3)和第二中央电极(6)均为p型重掺杂半导体基体；所述第一沟槽电极(2)和第二沟槽电极(5)均为n型重掺杂半导体基体；所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)均为p型轻掺杂半导体基体或n型轻掺杂半导体基体；所述n型半导体基体、p型半导体基体、n型重掺杂半导体基体和p型重掺杂半导体基体均是材质为Si的半导体基体。6.根据权利要求1、2、4或5所述的一维排列双面错嵌式三维探测器，其特征在于，所述第一半导体基体(1)、第二半导体基体(4)和第三半导体基体(7)的掺杂浓度为1×1012cm-3；所述第一沟槽电极(2)和第二沟槽电极(5)的掺杂浓度为1×1018cm-3～...

【专利技术属性】
技术研发人员：李正，张亚，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：湖南,43