形成三维存储器的方法以及三维存储器技术

本发明专利技术涉及一种形成三维存储器的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。

Method of Forming Three-dimensional Memory and Three-dimensional Memory

The invention relates to a method for forming a three-dimensional memory and a three-dimensional memory. The method comprises the following steps: providing a semiconductor structure with a substrate and a first stack on the substrate, the substrate on the back side of the semiconductor structure, the first stack on the front side of the semiconductor structure, forming a plurality of first channel holes passing through the first stack from the front side, and filling in the first channel hole. Filling sacrificial layer; reversing the semiconductor structure and thinning the substrate; forming a second stack stacked on the first stack from the back side; forming a plurality of second channel holes passing through the second stack and reaching the sacrificial layer; removing the sacrificial layer; and forming a plurality of vertical channel structures in the plurality of first channel holes and the plurality of second channel holes.

【技术实现步骤摘要】
形成三维存储器的方法以及三维存储器
本专利技术主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
技术介绍
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。一些改进方法在形成下堆栈后先刻蚀下沟道孔，暂时在下沟道孔中填充牺牲层，再堆叠上堆栈且刻蚀上沟道孔，然后形成填充上、下沟道孔的沟道结构。这种方法被称为单次沟道形成(SingleChannelFormation,SCF)方法。这种方法有许多缺点。例如，需要沉积-刻蚀-沉积步骤以获得良好的填充效果，尤其是在顶部的几层中不形成凹坑，这些步骤导致工艺成本上升，且过多的牺牲层填充会引起晶圆翘曲。又如，牺牲层可能会有残留，或者去除牺牲层可能会引起硅外延层损坏，从而导致存储单元无法工作。再例如，当上、下沟道孔对准不良时，刻蚀用的等离子体也会损坏堆栈的堆叠层，填充沟道结构的过程中也容易造成提前封口，尤其是在上、下堆栈的接合位置。
技术实现思路
本专利技术提供一种形成三维存储器的方法以及三维存储器，在提高堆叠层数的同时，工艺简单且三维存储器不易产生缺陷。本专利技术的一个方面提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。在本专利技术的一实施例中，所述半导体结构还具有位于所述衬底和所述第一堆栈之间的刻蚀停止层，其中减薄所述衬底的步骤停留在所述刻蚀停止层。在本专利技术的一实施例中，在所述多个第一沟道孔内填充牺牲层之后还包括：在所述半导体结构的正面侧形成保护盖层。在本专利技术的一实施例中，去除所述牺牲层时露出位于所述第一堆栈之下的所述保护盖层。在本专利技术的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构之前还包括：修整所述多个第一沟道孔和多个第二沟道孔的轮廓。在本专利技术的一实施例中，修整所述多个第一沟道孔和多个第二沟道孔的轮廓的步骤包括：在所述多个第一沟道孔和多个第二沟道孔内形成保护层，其中在所述多个第二沟道孔内的保护层比在所述多个第一沟道孔内的保护层薄；垂直刻蚀所述多个第一沟道孔和多个第二沟道孔以扩展所述多个第一沟道孔和多个第二沟道孔的接合部；以及去除残留的保护层。在本专利技术的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构后还包括：形成接触所述垂直沟道结构两端的导电触点。在本专利技术的一实施例中，上述方法还包括在所述半导体结构的背面侧形成阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成接触所述垂直沟道结构一端的导电触点。在本专利技术的一实施例中，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构时，所述多个垂直沟道结构内的沟道层延伸到所述半导体结构的背面侧，且所述方法还包括，将延伸的沟道层替换为绝缘层。在本专利技术的一实施例中，所述多个第二沟道孔相对所述多个第一沟道孔在所述衬底的延伸方向上存在偏移。本专利技术还提出一种三维存储器，包括：堆叠的第一堆栈和第二堆栈；位于所述第一堆栈中的多个第一沟道孔；位于所述第二堆栈的多个第二沟道孔，每个第二沟道孔对应一个第一沟道孔；位于所述第一堆栈之下的阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成第一导电触点；以及位于所述多个第一沟道孔和第二沟道孔中的多个垂直沟道结构，每个所述垂直沟道结构一端接触所述第一导电触点。在本专利技术的一实施例中，三维存储器还包括位于所述第一堆栈和第二堆栈之间的导电层，所述导电层沿着所述第一堆栈的表面延伸。在本专利技术的一实施例中，三维存储器还包括位于所述第一堆栈和第二堆栈之间的隔离层，所述隔离层与含硅材料具有高刻蚀选择比。在本专利技术的一实施例中，三维存储器还包括所述第一堆栈与所述阵列共源极层之间的第一绝缘层和第二绝缘层，所述第二绝缘层位于所述第一绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述第二绝缘层，且通过所述第一绝缘层与所述阵列共源极层隔离。在本专利技术的一实施例中，所述第一堆栈中的底部选择栅位于所述第二绝缘层之上，所述多个垂直沟道结构中的沟道层穿过所述底部选择栅。在本专利技术的一实施例中，三维存储器还包括接触每个所述垂直沟道结构另一端的第二导电触点。在本专利技术的一实施例中，所述第二沟道孔相对所述第一沟道孔在所述第一堆栈的延伸方向上存在偏移。在本专利技术的一实施例中，所述三维存储器为电荷俘获型存储器或浮栅型存储器。在本专利技术的三维存储器及其形成方法中，在半导体结构的正面侧和背面侧分别形成沟道孔，再一并形成沟道结构。与已知的一次形成沟道结构的方法相比，本专利技术的方法更简单，而且即使相邻沟道孔的对准不良，也不容易导致所制造的三维存储器产生缺陷。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1A-1H是一种三维存储器中一次形成沟道结构的过程示意图。图2是一种沟道孔对准不良的三维存储器示意图。图3是本专利技术一实施例的形成三维存储器的方法流程图。图4A-4L是本专利技术一实施例的形成三维存储器的示例性过程中的剖面示意图。图5是本专利技术一实施例的形成三维存储器的垂直沟道结构的导电触点的方法流程图。图6A-6D是本专利技术一实施例的形成三维存储器的垂直沟道结构的导电触点的示例性过程中的剖面示意图。图7A-7D是本专利技术一实施例的形成三维存储器的栅极层和源极导电柱的示例性过程中的剖面示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”本文档来自技高网...

【技术保护点】
1.一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。

【技术特征摘要】
1.一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的第一堆栈，所述衬底位于所述半导体结构的背面侧，所述第一堆栈位于所述半导体结构的正面侧；形成从所述正面侧穿过所述第一堆栈的多个第一沟道孔；在所述第一沟道孔内填充牺牲层；翻转所述半导体结构，并减薄所述衬底；形成从背面侧堆叠在所述第一堆栈上的第二堆栈；形成穿过所述第二堆栈且到达所述牺牲层的多个第二沟道孔；去除所述牺牲层；以及在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构。2.根据权利要求1所述的方法，其特征在于，所述半导体结构还具有位于所述衬底和所述第一堆栈之间的刻蚀停止层，其中减薄所述衬底的步骤停留在所述刻蚀停止层。3.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔内填充牺牲层之后还包括：在所述半导体结构的正面侧形成保护盖层。4.根据权利要求3所述的方法，其特征在于，去除所述牺牲层时露出位于所述第一堆栈之下的所述保护盖层。5.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构之前还包括：修整所述多个第一沟道孔和多个第二沟道孔的轮廓。6.根据权利要求5所述的方法，其特征在于，修整所述多个第一沟道孔和多个第二沟道孔的轮廓的步骤包括：在所述多个第一沟道孔和多个第二沟道孔内形成保护层，其中在所述多个第二沟道孔内的保护层比在所述多个第一沟道孔内的保护层薄；垂直刻蚀所述多个第一沟道孔和多个第二沟道孔以扩展所述多个第一沟道孔和多个第二沟道孔的接合部；以及去除残留的保护层。7.根据权利要求1所述的方法，其特征在于，在所述多个第一沟道孔和多个第二沟道孔中形成多个垂直沟道结构后还包括：形成接触所述垂直沟道结构两端的导电触点。8.根据权利要求7所述的方法，其特征在于，还包括在所述半导体结构的背面侧形成阵列共源极层，所述阵列共源极层的一部分延伸到所述多个第一沟道孔内形成接触所述垂直沟道结构一端的导电触点。9.根据权...

【专利技术属性】
技术研发人员：肖莉红，刘沙沙，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42