非易失性三维半导体存储器的双向栅电极及其制备方法技术

本发明专利技术公开了一种非易失性三维半导体存储器的双向栅电极及其制备方法，所述双向栅电极包括：位于下部的呈阶梯分布的m行n列向下栅电极单元阵列和位于上部的呈阶梯分布的m行n列向上栅电极单元阵列，每个向下栅电极单元和向上栅电极单元均为柱状结构；同一列向下栅电极单元上表面与同一控制删层连接，下表面与同一下字线连接；同一列向上栅电极单元下表面与同一控制删层连接，上表面与同一上字线连接；本发明专利技术的双向栅电极结构通过将超高层堆叠的控制删层和栅电极分为上下两个部分，减小了需要刻蚀的孔洞深度，降低了超深孔刻蚀的工艺难度；同时减小了芯片面积，增强了非易失性三维半导体存储器的散热效果。

Bidirectional gate electrode for nonvolatile three-dimensional semiconductor memory and its preparation method

The invention discloses a bi-directional gate electrode for a non-volatile three-dimensional semiconductor memory and a preparation method thereof. The bi-directional gate electrode comprises a downward gate electrode unit array with M rows and N rows in a stepped distribution at the lower part and an upward gate electrode unit array with M rows and N rows in a stepped distribution at the upper part, each downward gate electrode unit and upward gate electrode unit having the same columnar structure. The upper surface of the row-down gate electrode unit is connected with the same control deletion layer, and the lower surface is connected with the same word line; the lower surface of the same row-up gate electrode unit is connected with the same control deletion layer, and the upper surface is connected with the same upper word line; the bidirectional gate electrode structure of the invention reduces the hole depth needed to be etched by dividing the control deletion layer of the super-high stack and the gate electrode into upper and lower parts. It reduces the process difficulty of ultra-deep hole etching, reduces the chip area and enhances the heat dissipation effect of non-volatile three-dimensional semiconductor memory.

【技术实现步骤摘要】
非易失性三维半导体存储器的双向栅电极及其制备方法
本专利技术属于微电子器件
，更具体地，涉及一种非易失性三维半导体存储器的双向栅电极及其制备方法。
技术介绍
为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要，对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的，尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应以及散热等问题。作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，可以利用更低制造成本的工艺得到高可靠性的器件性能。在三维NAND(notand，非并)型存储器中，BiCS(BitCostScalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且首次发布在2007年的VLSI技术摘要年会中。非易失性半导体存储器采用BiCS技术后，不仅使得此存储器具有三维结构，也使得数据存储位的减少与层架的堆叠层数成正比。但随着堆叠层数的不断上升，器件设计中仍有许多问题需要解决。其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计，因此在具有BiCS的三维NAND存储器中，需通过设计台阶状的控制栅层连接栅电极和堆叠的存储单元，再制备连接栅层和字线的栅电极结构。而随着堆叠层数不断升高，此阶梯状栅层会耗费大量面积，而已有的改进垂直栅电极在堆叠层数继续增加到一定程度后会面临更为严峻的超深孔刻蚀和填充问题。此外垂直栅结构在进行读写过程中，存储单元的串扰问题相对严重，并且随着存储层数和单元密度的增加串扰问题更为显著，因而已有的各种栅电极并不适用于具有超高层堆叠的三维NAND存储器。
技术实现思路
针对现有技术的缺陷，本专利技术的目的在于提供一种非易失性三维半导体存储器的双向栅电极及其制备方法，旨在解决现有技术中堆叠层数增加到一定数量后出现的面积耗散、超深孔刻蚀和填充以及热串扰问题。为实现上述目的，本专利技术一方面提供了一种非易失性三维半导体存储器的双向栅电极的制备方法，包括：(1)制备向下栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底上形成单通的多孔氧化铝模板；(1.2)通过沉积导电材料，在所述多孔氧化铝模板的孔壁间形成向下栅电极单元；(1.3)去掉所述多孔氧化铝模板，形成从矮到高呈阶梯分布的m行n列向下栅电极单元阵列，且同一字线上的m个向下栅电极单元高度相同；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为为正整数，i＝1，2，……，n-1；(2)制备第一层控制栅层并与最矮的向下栅电极单元连接；(2.1)在所述向下栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的向下栅电极单元后形成绝缘层，通过CMP平整所述绝缘层上表面；(2.2)在所述绝缘层的上方且与第一字线对准的位置，光刻和刻蚀所述绝缘层直至裸露出第一列向下栅电极单元；(2.3)在所述第一列向下栅电极单元的上表面，通过沉积与所述金属电极柱相同的导电材料，形成与所述衬底表面平行且与所述第一列向下栅电极单元连接的第一层控制栅层；(3)制备非易失性三维半导体存储器的向下栅电极；顺次形成与相应向下栅电极单元连接的第二层、第三层，……第i层直至第n层控制栅层后，所述m行n列向下栅电极单元阵列形成了所述非易失性三维半导体存储器的向下栅电极；(4)制备非易失性三维半导体存储器的向上栅电极单元阵列；(4.1)在所述第n层控制栅层上，相继沉积绝缘材料和所述导电材料，形成绝缘层和向上栅电极最长的控制删层；(4.2)在所述最长的控制删层上，交替沉积绝缘层和牺牲层，形成(n-1)组由牺牲层和绝缘层组成的堆叠结构；(4.3)在所述绝缘层上方且对准从所述第n层控制删层右边沿到第(n-1)层控制删层右边沿的位置，进行刻蚀直至遇到所述导电材料，对准从第(n-i)层控制删层右边沿到第(n-i-1)层控制删层右边沿的位置，进行刻蚀直至遇到绝缘材料，在所述堆叠结构上形成台阶；(4.4)在所述台阶上沉积所述绝缘材料直至覆盖最高的台阶后形成绝缘层，利用CMP平整所述绝缘层上表面；(4.5)通过填充与控制删层相同的导电材料替换所述牺牲层，形成向上栅电极的控制删层；(4.6)在所述绝缘层上方且与所述字线对准的位置，利用自对准技术刻蚀所述绝缘层直至遇到所述导电材料，形成上端口位于同一水平面的从矮到高呈阶梯分布的m行n列孔洞；(4.7)采用所述导电材料填充孔洞，形成了上端口位于同一水平面的从矮到高呈阶梯分布的m行n列向上栅电极单元阵列；(5)制备非易失性三维半导体存储器的向上栅电极；利用自对准技术在所述向上栅电极单元阵列上方套刻字线图形，溅射沉积所述导电材料，形成与相应向上栅电极单元连接的上字线后，所述向上栅电极单元阵列形成了所述非易失性三维半导体存储器的向上栅电极。本专利技术的另一方面提供了一种非易失性三维半导体存储器的双向栅电极，包括位于下部的呈阶梯分布的m行n列向下栅电极单元阵列和位于上部的呈阶梯分布的m行n列向上栅电极单元阵列，每个向下栅电极单元和向上栅电极单元均为柱状结构；同一列向下栅电极单元上表面与同一控制删层连接，下表面与同一下字线连接；同一列向上栅电极单元下表面与同一控制删层连接，上表面与同一上字线连接。通过本专利技术所构思的以上技术方案，与现有技术相比，能够取得以下有益效果：本专利技术的双向栅电极结构通过将超高层堆叠的控制删层和栅电极分为上下两个部分，减小了需要刻蚀的孔洞深度，降低了超深孔刻蚀的工艺难度；并且上下叠加的双向栅电极结构，减少了单一平面内栅电极单元连接的字线数目，减小了芯片面积，同时增强了非易失性三维半导体存储器的散热效果。附图说明图1是本专利技术实施例提供的具有双向栅电极的非易失性三维半导体存储器结构示意图；图2(a)是本专利技术实施例提供的具有双向栅电极的非易失性三维半导体存储器的结构俯视图；图2(b)是本专利技术实施例提供的具有双向栅电极的非易失性三维半导体存储器的衬底截面图；图3-图24是本专利技术实施例提供的双向栅电极制备方法执行过程中的剖面示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。如图1，图2(a)所示，本专利技术实施例提供了一种非易失性三维半导体存储器的双向栅电极，包括位于下部的呈阶梯分布的m行n列向下栅电极单元阵列和位于上部的呈阶梯分布的m行n列向上栅电极单元阵列，每个向下栅电极单元和向上栅电极单元均为柱状结构；同一列向下栅电极单元上表面与同一控制删层连接，下表面与同一下字线(LWL)连接；同一列向上栅电极单元下表面与同一控制删层连接，上表面与同一上字线(HWL)连接。其中，金属电极柱的材料包括一种或多种导体或半导体材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。本文档来自技高网...

【技术保护点】
1.一种非易失性三维半导体存储器的双向栅电极制备方法，其特征在于，包括以下步骤：包括：(1)制备向下栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底(100)上形成单通的多孔氧化铝模板(200)；(1.2)通过沉积导电材料，在所述多孔氧化铝模板(200)的孔壁间形成向下栅电极单元；(1.3)去掉所述多孔氧化铝模板(200)，形成从矮到高呈阶梯分布的m行n列向下栅电极单元阵列(110b‑11ib)，且同一字线上的m个向下栅电极单元高度相同；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为为正整数，i＝1，2，……，n‑1；(2)制备第一层控制栅层并与最矮的向下栅电极单元连接；(2.1)在所述向下栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的向下栅电极单元后形成绝缘层(300)，通过CMP平整所述绝缘层(300)上表面；(2.2)在所述绝缘层(300)的上方且与第一字线WL0对准的位置，光刻和刻蚀所述绝缘层(300)直至裸露出第一列向下栅电极单元；(2.3)在所述第一列向下栅电极单元的上表面，通过沉积与所述金属电极柱相同的导电材料，形成与所述衬底表面平行且与所述第一列向下栅电极单元连接的第一层控制栅层110a；(3)制备非易失性三维半导体存储器的向下栅电极；顺次形成与相应向下栅电极单元连接的第二层、第三层，……第i层直至第n层控制栅层(111a‑11ia)后，所述m行n列向下栅电极单元阵列形成了所述非易失性三维半导体存储器的向下栅电极；(4)制备非易失性三维半导体存储器的向上栅电极单元阵列；(4.1)在所述第n层控制栅层上，相继沉积绝缘材料和所述导电材料，形成绝缘层和向上栅电极最长的控制删层；(4.2)在所述最长的控制删层上，交替沉积绝缘层和牺牲层，形成(n‑1)组由牺牲层和绝缘层组成的堆叠结构；(4.3)在所述绝缘层上方且对准从所述第n层控制删层右边沿到第(n‑1)层控制删层右边沿的位置，进行刻蚀直至遇到所述导电材料，对准从第(n‑i)层控制删层右边沿到第(n‑i‑1)层控制删层右边沿的位置，进行刻蚀直至遇到绝缘材料，在所述堆叠结构上形成台阶；(4.4)在所述台阶上沉积所述绝缘材料直至覆盖最高的台阶后形成绝缘层，利用CMP平整所述绝缘层上表面；(4.5)通过填充与控制删层相同的导电材料替换所述牺牲层，形成向上栅电极的控制删层；(4.6)在所述绝缘层上方且与所述字线对准的位置，利用自对准技术刻蚀所述绝缘层直至遇到所述导电材料，形成上端口位于同一水平面的从矮到高呈阶梯分布的m行n列孔洞；(4.7)采用所述导电材料填充孔洞，形成了上端口位于同一水平面的从矮到高呈阶梯分布的m行n列向上栅电极单元阵列；(5)制备非易失性三维半导体存储器的向上栅电极；利用自对准技术在所述向上栅电极单元阵列上方套刻字线图形，溅射沉积所述导电材料，形成与相应向上栅电极单元连接的上字线后，所述向上栅电极单元阵列形成了所述非易失性三维半导体存储器的向上栅电极。...

【技术特征摘要】
1.一种非易失性三维半导体存储器的双向栅电极制备方法，其特征在于，包括以下步骤：包括：(1)制备向下栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底(100)上形成单通的多孔氧化铝模板(200)；(1.2)通过沉积导电材料，在所述多孔氧化铝模板(200)的孔壁间形成向下栅电极单元；(1.3)去掉所述多孔氧化铝模板(200)，形成从矮到高呈阶梯分布的m行n列向下栅电极单元阵列(110b-11ib)，且同一字线上的m个向下栅电极单元高度相同；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为为正整数，i＝1，2，……，n-1；(2)制备第一层控制栅层并与最矮的向下栅电极单元连接；(2.1)在所述向下栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的向下栅电极单元后形成绝缘层(300)，通过CMP平整所述绝缘层(300)上表面；(2.2)在所述绝缘层(300)的上方且与第一字线WL0对准的位置，光刻和刻蚀所述绝缘层(300)直至裸露出第一列向下栅电极单元；(2.3)在所述第一列向下栅电极单元的上表面，通过沉积与所述金属电极柱相同的导电材料，形成与所述衬底表面平行且与所述第一列向下栅电极单元连接的第一层控制栅层110a；(3)制备非易失性三维半导体存储器的向下栅电极；顺次形成与相应向下栅电极单元连接的第二层、第三层，……第i层直至第n层控制栅层(111a-11ia)后，所述m行n列向下栅电极单元阵列形成了所述非易失性三维半导体存储器的向下栅电极；(4)制备非易失性三维半导体存储器的向上栅电极单元阵列；(4.1)在所述第n层控制栅层上，相继沉积绝缘材料和所述导电材料，形成绝缘层和向上栅电极最长的控制删层；(4.2)在所述最长的控制删层上，交替沉积绝缘层和牺牲层，形成(n-1)组由牺牲层和绝缘层组成的堆...

【专利技术属性】
技术研发人员：缪向水，杨哲，童浩，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北,42