一种提高数字电路功能验证效率的验证系统技术方案

本发明专利技术提供了一种提高数字电路功能验证效率的验证系统，该验证系统主要采用Zynq UltraScale+MPSoC EG Devices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，即使该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性；在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。

A Verification System for Improving Functional Verification Efficiency of Digital Circuits

The invention provides a verification system to improve the efficiency of functional verification of digital circuits. The verification system mainly uses Zynq UltraScale+MPSoC EG Devices as a verification platform to carry out the corresponding verification operation, and the verification operation can effectively separate the software layer from the hardware layer in the execution process, while the separated hardware layer only needs to be compiled once, even if the software layer. In addition, the verification system also designs and uses protocol bridges and verification incentives with repeatable availability, which improves the portability of the verification system. UT can directly utilize protocol bridges with repetitive availability or verification incentives, which greatly reduces the construction cycle of the new verification system, thereby reducing the functional verification cycle of the DUT designed by the test.

【技术实现步骤摘要】
一种提高数字电路功能验证效率的验证系统
本专利技术涉及集成电路测试验证的
，特别涉及一种提高数字电路功能验证效率的验证系统。
技术介绍
目前，集成电路广泛应用于不同领域中，由于不同领域分别具有技术上的专一性，为了提高集成电路对不同领域的适用性和场景专属性，已经研发出相应的专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)和片上系统(System-on-Chip，SoC)芯片，该专用集成电路ASIC和片上系统芯片共同形成控制电路的核心部件。随着对集成电路装置在控制和响应功能方面不断提出扩展性的要求，该专用集成电路ASIC和片上系统芯片的功能复杂性和电路规模也逐渐增加。对于专用集成电路ASIC和片上系统芯片而言，其功能复杂性的增加和电路规模的增大都意味着自身在设计、生产和应用过程中所带来的不确定性也随之增大，因此为了保证专用集成电路ASIC和片上系统芯片相关产品性能和工作的稳定性，有必要对该专用集成电路ASIC和片上系统芯片进行数字芯片的验证操作，该数字芯片的验证操作已经成为整个集成电路设计的重要一环，其通常占用了集成电路设计的大部分工作量。另外，集成电路设计在早期阶段主要体现于数字芯片的功能验证，若数字芯片设计中存在的逻辑功能错误能够在设计早期阶段被发现，这样可有效降低逻辑功能错误导致的不必要的数字芯片返工风险。现有的针对数字芯片功能验证手段包括基于软件仿真功能验证、基于硬件加速器验证和基于现场可编程阵列FPGA原型验证这三种，其中，基于软件仿真功能验证是应用最为广泛的一种验证手段，尤以基于通用验证方法学UVM的功能验证最为常用，但是基于软件仿真功能验证在应对多功能和大规模系统的设计中需要大量的验证激励，而运行这些验证激励需要耗费的时间都以天为单位计算，故该类验证手段的验证周期长；基于硬件加速器验证采用的设备价格昂贵，这阻碍了其广泛推广到许多使用者或者研发团队中，并且针对硬件加速器的新版定制设计芯片也要耗费大量的时间；基于现场可编程阵列FPGA原型验证则需要设计人员使用硬件描述语言HDL来实现几乎所有的特征验证，即使简单的验证激励修改也需要对整个芯片设计重新综合与适配，修改验证激励和重新综合适配的过程也会耗费大量的时间以及极容易出现错误。
技术实现思路
现有专用集成电路ASIC和片上系统芯片的数字芯片验证手段普遍存在验证耗时长、验证设备价格高昂和验证出错率较高等不同问题，其根本原因在于上述的数字芯片验证手段在验证过程中，验证系统的软件层和硬件层各自的验证过程并不是相互分离独立的；此外，现有的数字芯片验证手段对于专用集成电路ASIC和片上系统芯片的类型具有专属性，即需要根据专用集成电路ASIC或者片上系统芯片的实际电路结构和逻辑功能设计一种专属的验证系统，而该验证系统并不适用于其他类型专用集成电路ASIC或者片上系统芯片的验证，这使得新的数字芯片验证系统的搭建会耗费大量的时间，也就必然导致数字芯片验证手段的验证周期长和验证价格高昂。针对现有技术存在的缺陷，本专利技术提供一种提高数字电路功能验证效率的验证系统，该验证系统主要采用ZynqUltraScale+MPSoCEGDevices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，就算该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性，在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。本专利技术提供一种提高数字电路功能验证效率的验证系统，所述验证系统包括验证平台，所述验证平台用于对数字模块或者数字SoC系统这两种类型的被验设计DUT进行功能验证，其特征在于：所述验证平台对所述数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过一设计的协议桥传输至所述数字模块中，随后将所述数字模块的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证；所述验证平台对所述数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过另一设计的协议桥传输至所述数字SoC系统中，随后将所述数字SoC系统的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现所述数字SoC系统的功能验证；或者，当所述数字SoC系统包含DDR3或者DDR4时，在验证所述DDR3或者DDR4时直接将所述处理器系统PS的DDR3或者DDR4与所述数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时所述处理器系统PS的核心进行对比以实现所述数字SoC系统中DDR3或者DDR4的功能验证；进一步，所述数字模块和所述数字SoC系统均可移植到所述验证平台上；所述验证系统能够实现自身软件层和硬件层的分割以保证所述协议桥关于所述验证系统的可移植操作，以使得所述协议桥对于接口相同的不同被验设计DUT具有可直接重用性；进一步，所述高层次语言为C语言、C++语言或者JAVA中的任意一者；进一步，将所述激励执行的结果按照正确的时序通过协议桥传输至数字模块或者数字SoC系统这两种类型的被验设计DUT中具体包括先根据被验设计DUT的接口确定协议桥的类型，同时将高层次语言编写的激励经处理器系统PS的核心执行产生数据队列，再按照所述正确的时序将所述数据队列输送至被验设计DUT中；进一步，当所述被验设计DUT的接口为AHB时，所述协议桥的类型相应为AXI-to-AHB；或者，当所述被验设计DUT的接口为Avalon时，所述协议桥的类型相应为AXI-to-Avalon；或者，当所述被验设计DUT的接口为wishbone时，所述协议桥的类型相应为AXI-to-wishbone；进一步，在数字模块或者数字SoC系统这两种类型的被验设计DUT的输出输送至嵌入式逻辑分析仪ELA后，所述嵌入式逻辑分析仪ELA能够在所述被验设计DUT的验证过程中实时显示所述被验设计DUT的验证结果，从而对所述验证过程中存在的错误点进行定位；进一步，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证具体包括所述处理器系统PS的核心将通过所述设计的协议桥获得的所述数字模块的输出结果与一参考结果进行对比分析，从而得到关于所述数字模块的功能验证覆盖率和功能验证报告；进一步，所述处理器系统PS的核心进行对比以实现对所述数字SoC系统的功能验证具体包括所述处理器系统PS的核心将获得的来自协议桥或者DDR3或者DDR4的回送结果与一参考结果进行对比分析，从而得到关于所述数字SoC系统的功能验证覆盖率和功能本文档来自技高网...

【技术保护点】
1.一种提高数字电路功能验证效率的验证系统，所述验证系统包括验证平台，所述验证平台用于对数字模块或者数字SoC系统这两种类型的被验设计DUT进行功能验证，其特征在于：所述验证平台对所述数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过一设计的协议桥传输至所述数字模块中，随后将所述数字模块的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证；所述验证平台对所述数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过另一设计的协议桥传输至所述数字SoC系统中，随后将所述数字SoC系统的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现所述数字SoC系统的功能验证；或者，当所述数字SoC系统包含DDR3或者DDR4时，在验证所述DDR3或者DDR4时直接将所述处理器系统PS的DDR3或者DDR4与所述数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时所述处理器系统PS的核心进行对比以实现所述数字SoC系统中DDR3或者DDR4的功能验证。...

【技术特征摘要】
1.一种提高数字电路功能验证效率的验证系统，所述验证系统包括验证平台，所述验证平台用于对数字模块或者数字SoC系统这两种类型的被验设计DUT进行功能验证，其特征在于：所述验证平台对所述数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过一设计的协议桥传输至所述数字模块中，随后将所述数字模块的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证；所述验证平台对所述数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过另一设计的协议桥传输至所述数字SoC系统中，随后将所述数字SoC系统的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现所述数字SoC系统的功能验证；或者，当所述数字SoC系统包含DDR3或者DDR4时，在验证所述DDR3或者DDR4时直接将所述处理器系统PS的DDR3或者DDR4与所述数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时所述处理器系统PS的核心进行对比以实现所述数字SoC系统中DDR3或者DDR4的功能验证。2.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述数字模块和所述数字SoC系统均可移植到所述验证平台上；所述验证系统能够实现自身软件层和硬件层的分割以保证所述协议桥关于所述验证系统的可移植操作，以使得所述协议桥对于接口相同的不同被验设计DUT具有可直接重用性。3.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述高层次语言为C语言、C++语言或者JAVA中的任意一者。4.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：将所述激励执行的结果按照正确的时序通过协议桥传输至数字模块或者数字SoC系统这两种类型的被验设计DUT中具体包括先根据被验设计DUT的接口确定协议桥的类型，同时将高层次语言编写的激励经处理器系统PS的核心执行产生数据队列，再按照所述正...

【专利技术属性】
技术研发人员：余红江，刘小强，袁国顺，
申请(专利权)人：北京中科微电子技术有限公司，
类型：发明
国别省市：北京,11