锁相环和延迟锁定环制造技术

提供了一种锁相环和延迟锁定环。当锁相环从睡眠状态转换至活动状态时，参考信号的频率与已经在先前活动状态中同步的参考信号的频率相同。

【技术实现步骤摘要】
锁相环和延迟锁定环相关申请的交叉引用本申请要求于2017年11月27日提交的第2017-0159536号韩国专利申请的优先权和权益，所述韩国专利申请的公开内容通过引用以其整体并入本文。
本公开涉及锁相环和延迟锁定环。
技术介绍
锁相环(PLL)指的是使用参考信号与通过对输出信号进行分频然后反馈而获得的信号之间的相位差来控制输出信号的系统。PLL检测输出信号的分频结果与输入信号之间的相位差、将检测的相位差确定为误差并调整压控振荡器的输入电压，使得能够减小误差。以此方式，改变输出频率。当输入与输出的反馈之间的相位差变为0时，锁定相位，并且调整输出信号，使得能够保持锁定状态。输入与输出之间的频率差根据分频器而变化。输出信号的频率根据分频器的分频比来控制。在大多数PLL中，输出以比输入更高的频率振荡。在模拟PLL的操作期间，参考信号作为相位频率检测器(PFD)的任何一个输入提供，并且分频器的与参考信号具有不同的相位和/或频率的输出信号作为另一输入提供。PFD通过检测参考信号与分频器的输出信号之间的相位差和/或频率差来输出误差信号。电荷泵(CP)接收误差信号并输出与误差信号对应的电流信号，并且环路滤波器(LF)通过从电流信号中消除不必要的频率来输出控制信号以控制压控振荡器(VCO)。VCO输出具有与由LF输出的控制信号对应的频率的信号，并且将该信号提供至分频器以反馈给PFD。延迟锁定环(DLL)是用于改变时钟信号的相位的电路。通常，DLL用作集成电路中的时钟缓冲器或用于时钟-数据恢复(CDR)电路中。DLL包括延迟链，多个延迟元件在延迟链中级联。作为输入提供的信号由延迟元件延迟，并且输出具有目标相位的信号。
技术实现思路
当提供与参考信号具有不同频率和/或相位的信号时，现有的PLL或DLL通过多次迭代输出具有目标频率和/或相位的信号。在此时，PLL或DLL被称为“锁定”，并且到该时间点的时间段被称为“锁定时间”。PLL或DLL在睡眠状态和活动状态中交替地操作。每次PLL或DLL从睡眠状态重启到活动状态时，均消耗锁定时间，因此难以快速地重启PLL或DLL。通过将PLL或DLL连续保持在活动状态，可以保持频率和/或相位同步，但是消耗了不必要的功率。本专利技术旨在提供一种锁相环(PLL)和延迟锁定环(DLL)，该锁相环(PLL)和延迟锁定环(DLL)在睡眠状态和活动状态中交替地操作，并且当需要从睡眠状态重启到活动状态时能够由于减少的锁定时间而快速地操作。本专利技术还旨在提供一种降低睡眠状态中的功率消耗的PLL和DLL。根据本专利技术的方面，提供了一种PLL，其在睡眠状态和活动状态中交替地操作并且使PLL的分频输出信号与分频参考信号同步。当PLL从睡眠状态转换至活动状态时，分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同。附图说明通过参考附图详细地描述本专利技术的示例性实施方式，本专利技术的以上及其他目的、特征和优点对于本领域普通技术人员将变得更显而易见，在附图中：图1是示出根据本专利技术的示例性实施方式的锁相环(PLL)的概览的框图；图2A和图2B是示出环路滤波器的概览的电路图；图3是示出用于控制压控振荡器的激活的压控振荡器激活信号和睡眠信号的时序图；图4是示出同步器的概览的电路图；图5是根据本专利技术的示例性实施方式的PLL的时序图；图6是示出根据本专利技术的第二示例性实施方式的数字PLL的概览的图；图7是示意地示出数字环路滤波器的示例性实施方式的电路图；图8是示意地示出数控振荡器的示例性实施方式的电路图；图9是根据本专利技术的示例性实施方式的PLL重启的情况下的时序图；图10是示出根据本专利技术的示例性实施方式的延迟锁定环(DLL)的概览的框图；图11是示出根据本专利技术的示例性实施方式的环路滤波器的概览的一组电路图；图12是示意地示出电压控制延迟线的示例性实施方式的电路图；图13是示出根据本专利技术的示例性实施方式的DLL的操作的示意性时序图；图14是示出根据本专利技术的示例性实施方式的DLL的概览的框图；图15是示出数字控制延迟线的概览的图；以及图16是示出根据本专利技术的示例性实施方式的DLL的操作的示意性时序图。具体实施方式本专利技术的以下描述仅是用于结构或功能描述的示例性实施方式，并且本专利技术的范围不应被解释为限于本文中阐述的示例性实施方式。换句话说，示例性实施方式可不同地改变并且具有各种形式，并且本专利技术的范围应该被理解为包括实现该技术构思的等同物。同时，本申请中描述的术语应如下进行理解。诸如“第一”、“第二”等的术语用于将一个元件与另一元件区分开，并且本专利技术的范围不应由这些术语限制。例如，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。除非上下文另有明确说明，否则如本文中所使用的，单数形式也旨在包括复数形式。当在本说明书中使用时，术语“包括(comprise)”、“包括(include)”等表示所述特征、数目、操作、元件、部分或其组合的存在，但是不排除一个或多个其他特征、数目、操作、元件、部分或其组合的存在或添加。术语“和/或”用于表示存在的项的所有可能的组合。例如，“A和/或B”应该被理解成表示“A、B以及A和B两者”。在描述本专利技术的实施方式时，单线、差分线和总线彼此不作区分。然而，在需要将它们彼此区分开的时候，将对它们进行描述。本专利技术是基于有效高信令和上升沿采样进行描述的。因此，当信号处于高电平时，实现信号的状态，并且在上升沿处执行采样。然而，这些旨在方便描述并且不旨在以任何方式限制本专利技术的范围。此外，本领域普通技术人员可通过使用有效低信令和下降沿采样来实现本专利技术。第一示例性实施方式以下将参考附图描述根据本实施方式的锁相环(PLL)1。图1是示出根据本实施方式的PLL1的概览的框图。参考图1，根据本实施方式的PLL1包括输出信号分频器300、参考信号分频器200和同步器100，其中，输出信号分频器300划分PLL1的输出信号fo的频率，参考信号分频器200划分参考信号fr的频率，以及同步器100提供参考信号分频器复位信号RSTr并提供输出信号分频器复位信号RSTo，其中，参考信号分频器复位信号RSTr用于通过利用参考信号fr对睡眠信号PLLsleep进行采样来初始化参考信号分频器200，输出信号分频器复位信号RSTo用于通过利用输出信号fo对参考信号分频器复位信号RSTr进行采样来初始化输出信号分频器300。PLL1使用由输出信号分频器300输出的分频输出信号CLKo和由参考信号分频器200输出的分频参考信号CLKr使输出信号fo与参考信号fr同步。相位频率检测器PFD接收作为输入提供的分频参考信号CLKr和分频输出信号CLKo，并且检测两个信号之间的频率差和/或相位差。相位频率检测器PFD输出与所检测的频率差和/或相位差对应的误差信号err。作为示例，当分频输出信号CLKo的频率和/或相位滞后于分频参考信号CLKr的频率和/或相位时，误差信号err可为用于控制随后的电荷泵CP以提供电荷的泵浦信号(pump-upsignal)。作为另一示例，当分频输出信号CLKo的频率和/或相位在分频参考信号CLKr的频率和/或相位之前时，误差信号err可为用于控制电荷泵CP接收电荷的泵送信号(pump-downsignal)。本文档来自技高网...

【技术保护点】
1.一种锁相环，所述锁相环在睡眠状态和活动状态中交替地操作，其中，所述锁相环的分频输出信号与分频参考信号同步，当所述锁相环从睡眠状态转换至活动状态时，所述分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同，其中，与已经在所述先前活动状态中同步的所述分频输出信号的频率对应的信息存储在电容器中。

【技术特征摘要】
2017.11.27 KR 10-2017-01595361.一种锁相环，所述锁相环在睡眠状态和活动状态中交替地操作，其中，所述锁相环的分频输出信号与分频参考信号同步，当所述锁相环从睡眠状态转换至活动状态时，所述分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同，其中，与已经在所述先前活动状态中同步的所述分频输出信号的频率对应的信息存储在电容器中。2.根据权利要求1所述的锁相环，包括环路滤波器，其中，所述电容器包括于所述环路滤波器中。3.根据权利要求2所述的锁相环，所述锁相环是模拟锁相环。4.根据权利要求1所述的锁相环，包括：参考信号分频器，配置成划分参考信号的频率；以及输出信号分频器，配置成划分所述锁相环的输出信号的频率，其中，所述分频输出信号与所述分频参考信号同步。5.根据权利要求4所述的锁相环，其中，提供睡眠信号以控制所述锁相环的睡眠状态和活动状态，还包括同步器，所述同步器配置成接收所述睡眠信号，并生成用于激活所述参考信号分频器的参考信号分频器激活信号和用于激活所述输出信号分频器的输出信号分频器激活信号。6.根据权利要求5所述的锁相环，其中，所述同步器包括：第一触发器，配置成接收所述睡眠信号，利用所述参考信号对所述睡眠信号进行采样，以及输出所述参考信号分频器激活信号；以及第二触发器，配置成接收所述参考信号分频器激活信号，利用所述输出信号对参考信号分频器激活信号进行采样，以及输出所述输出信号分频器激活信号。7.一种锁相环，所述锁相环在睡眠状态和活动状态中交替地操作，其中，所述锁相环的分频输出信号与分频参考信号同步，当所述锁相环从睡眠状态转换至活动状态时，所述分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同，以及与已经在所述先前活动状态中同步的所述分频输出信号的频率对应的信息存储在存储设备中。8.根据权利要求7所述的锁相环，包括数字环路滤波器，其中，所述存储设备包括于所述数字环路滤波器中。9.根据权利要求8所述的锁相环，其中，所述锁相环是数字锁相环。10.根据权利要求7所述的锁相环，包括：参考信号分频器，配置成划分参考信号的频率；以及输出信号分频器，配置成划分所述锁相环的输出信号的频率，其中，...

【专利技术属性】
技术研发人员：许炯基，李东俊，
申请(专利权)人：安纳帕斯股份有限公司，
类型：发明
国别省市：韩国,KR