半导体存储器件制造技术

一种半导体存储器件包括堆叠结构，该堆叠结构包括垂直地堆叠在衬底上的多个层。所述多个层的每个包括顺序堆叠的第一电介质层、半导体层和第二电介质层、以及在第二电介质层中并在第一方向上延伸的第一导电线。该半导体存储器件还包括垂直地延伸穿过堆叠结构的第二导电线、以及在堆叠结构中并与第二导电线间隔开的电容器。半导体层包括在第一导电线与衬底之间在交叉第一方向的第二方向上延伸的半导体图案。第二导电线在沿第一方向彼此相邻的成对的半导体图案之间。每个半导体图案的一端电连接到电容器的第一电极。

【技术实现步骤摘要】
半导体存储器件
这里描述的本专利技术构思涉及半导体器件，更具体地，涉及具有增加的集成度的三维半导体存储器件。
技术介绍
半导体器件已高度集成以改善其性能并提供更低的制造成本。因为半导体器件的集成会是决定产品价格的因素，所以高度集成的半导体器件会被越来越多地需要。典型的二维或平面半导体器件的集成度可与器件的单位存储单元所占据的面积有关，使得器件的集成度会受到用于形成器件的精细图案的技术影响。然而，用于增加图案精细度的加工设备会较为昂贵，因此会对增加二维或平面半导体器件的集成度设定实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的一些实施方式提供了具有增加的集成度的三维半导体存储器件。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括：堆叠结构，包括垂直地堆叠在衬底上的多个层，所述多个层的每个包括顺序堆叠的第一电介质层、半导体层和第二电介质层、以及在第二电介质层中并在第一方向上延伸的第一导电线；第二导电线，延伸穿过堆叠结构；以及电容器，在堆叠结构中并与第二导电线间隔开，该电容器包括第一电极。半导体层可以包括半导体图案，该半导体图案在第一导电线与衬底之间在交叉第一方向的第二方向上延伸。第二导电线可以插置在沿第一方向彼此相邻的成对的半导体图案之间。半导体图案中的至少一个的一端可以电连接到第一电极。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括：堆叠结构，包括垂直地堆叠在衬底上的多个层；以及第二导电线，穿透堆叠结构并垂直地延伸。堆叠结构的所述多个层的每个可以包括：在第二方向上延伸的半导体图案，该半导体图案包括第一杂质区域、第二杂质区域、以及在第一杂质区域与第二杂质区域之间的沟道区域；第一导电线，电连接到第一杂质区域并在交叉第二方向的第一方向上延伸；以及数据存储元件，电连接到第二杂质区域。第二导电线可以与半导体图案的沟道区域相邻。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括：堆叠结构，包括垂直地堆叠在衬底上的多个层，所述多个层的每个包括多个存储单元晶体管；字线，从衬底的顶表面垂直地延伸并连接到垂直堆叠的存储单元晶体管的栅极；位线，在平行于衬底的顶表面的第一方向上延伸，并连接到所述多个层中的一个层内的存储单元晶体管中的相应存储单元晶体管的源极；以及电容器，连接到存储单元晶体管中的相应存储单元晶体管的漏极。附图说明图1示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的单元阵列的简化电路图。图2示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图3示出显示了图2所示的三维半导体存储器件的单位单元的透视图。图4A至4C示出显示了根据本专利技术构思的一些实施方式的数据存储元件的示例的剖视图。图5至9示出显示了图2所示的三维半导体存储器件的单位单元的示例的透视图。图10A和10B示出显示了图9所示的剖面M的示例的剖视图。图11示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图12和13示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图14示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图15示出显示了图14的三维半导体存储器件的俯视图。图16A至16E示出分别沿图15的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。图17示出显示了沿图14的剖面N截取的水平剖面的俯视图。图18、20、22、24、26、28、30、32和34示出显示了根据本专利技术构思的一些实施方式的制造三维半导体存储器件的方法的俯视图。图19、21、23A、25A、27A、29A、31A、33A和35A分别示出沿图18、20、22、24、26、28、30、32和34的线A-A'截取的剖视图。图23B、25B、27B、29B、31B、33B和35B分别示出沿图22、24、26、28、30、32和34的线B-B'截取的剖视图。图27C、29C、31C、33C、35C分别示出沿图26、28、30、32和34的线C-C'截取的剖视图。图27D、29D、31D、33D和35D分别示出沿图26、28、30、32和34的线D-D'截取的剖视图。图31E、33E和35E分别示出沿图30、32和34的线E-E'截取的剖视图。具体实施方式图1示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的单元阵列的简化电路图。参照图1，根据本专利技术构思的一些实施方式的三维半导体存储器件可以包括由多个子单元阵列SCA构成的单元阵列。子单元阵列SCA可以沿第二方向D2布置。每个子单元阵列SCA可以包括多个位线BL、多个字线WL和多个存储单元晶体管MCT。一个存储单元晶体管MCT可以设置在一个字线WL与一个位线BL之间。位线BL可以是或者可以包括在衬底上并与衬底间隔开设置的导电图案(例如金属线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在垂直方向或第三方向D3上彼此间隔开。字线WL可以是或者可以包括在相对于衬底的垂直方向上(例如在第三方向D3上)延伸的导电图案(例如金属线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的第一端子(例如源极)可以连接到位线BL。每个存储单元晶体管MCT可以连接到数据存储元件DS。例如，数据存储元件DS可以是或者可以包括电容器，并且存储单元晶体管MCT的第二端子(例如漏极)可以连接到该电容器。图2示出显示了根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图3示出显示了图2所示的三维半导体存储器件的单位单元的透视图。参照图1、2和3，衬底100可以在其上提供有以上参照图1讨论的多个子单元阵列SCA中的一个。衬底100可以是或者可以包括硅衬底、锗衬底或硅锗衬底，但本专利技术构思不限于此。例如，衬底100可以在其上提供有堆叠结构SS，堆叠结构SS包括第一层L1、第二层L2和第三层L3。堆叠结构SS的第一层L1至第三层L3可以布置(例如堆叠)在垂直方向(例如第三方向D3)上。第一层L1至第三层L3的每个可以包括多个半导体图案SP、多个数据存储元件DS和第一导电线CL1。半导体图案SP可以在第二方向D2上延伸。在一些实施方式中，半导体图案SP可以具有线形、条形或柱形，但本专利技术构思不限于此。例如，半导体图案SP可以包括硅、锗、硅锗和/或铟镓锌氧化物(IGZO)。每个半导体图案SP可以包括沟道区域CH、第一杂质区域SD1和第二杂质区域SD2。沟道区域CH可以插置在第一杂质区域SD1与第二杂质区域SD2之间。沟道区域CH可以对应于以上参照图1讨论的存储单元晶体管MCT的沟道。第一杂质区域SD1和第二杂质区域SD2可以对应于以上参照图1讨论的存储单元晶体管MCT的源极和漏极。数据存储元件DS可以连接到半导体图案SP的第一端。数据存储元件DS可以连接到半导体图案SP的相应第二杂质区域SD2。数据存储元件DS可以是或者可以包括能够存储数据的存储元件。每个数据存储元件DS可以是使用电容器、磁隧道结图案和/或包含相变材料的可变电阻体中的一个的存储元件。例如，每个数据存储元件DS可以是下本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：堆叠结构，包括垂直地堆叠在衬底上的多个层，所述多个层的每个包括：顺序堆叠的第一电介质层、半导体层和第二电介质层；以及第一导电线，在所述第二电介质层中并且在第一方向上延伸；第二导电线，垂直地延伸穿过所述堆叠结构；以及电容器，在所述堆叠结构中并且与所述第二导电线间隔开，所述电容器包括第一电极，其中所述半导体层包括半导体图案，所述半导体图案在所述第一导电线与所述衬底之间在交叉所述第一方向的第二方向上延伸，其中所述第二导电线在沿所述第一方向彼此相邻的成对的所述半导体图案之间，以及其中所述半导体图案中的至少一个的一端电连接到所述第一电极。

【技术特征摘要】
2017.11.24 KR 10-2017-01582781.一种半导体存储器件，包括：堆叠结构，包括垂直地堆叠在衬底上的多个层，所述多个层的每个包括：顺序堆叠的第一电介质层、半导体层和第二电介质层；以及第一导电线，在所述第二电介质层中并且在第一方向上延伸；第二导电线，垂直地延伸穿过所述堆叠结构；以及电容器，在所述堆叠结构中并且与所述第二导电线间隔开，所述电容器包括第一电极，其中所述半导体层包括半导体图案，所述半导体图案在所述第一导电线与所述衬底之间在交叉所述第一方向的第二方向上延伸，其中所述第二导电线在沿所述第一方向彼此相邻的成对的所述半导体图案之间，以及其中所述半导体图案中的至少一个的一端电连接到所述第一电极。2.根据权利要求1所述的半导体存储器件，其中所述半导体层还包括延伸部分，所述延伸部分在所述第一导电线与所述衬底之间在所述第一方向上延伸，其中所述半导体图案在所述第二方向上从所述延伸部分延伸。3.根据权利要求2所述的半导体存储器件，其中所述堆叠结构包括彼此相邻的第一堆叠结构和第二堆叠结构，其中公共源极线在所述第一堆叠结构与所述第二堆叠结构之间，所述公共源极线分别电连接到所述第一堆叠结构和所述第二堆叠结构的所述半导体层的所述延伸部分。4.根据权利要求1所述的半导体存储器件，其中所述半导体图案的每个包括第一杂质区域、第二杂质区域、以及在所述第一杂质区域与所述第二杂质区域之间的沟道区域，其中所述第一导电线电连接到所述半导体图案中的所述至少一个的所述第一杂质区域，以及其中所述第一电极电连接到所述半导体图案中的所述至少一个的所述第二杂质区域。5.根据权利要求1所述的半导体存储器件，其中所述电容器包括：多个第一电极；在所述多个第一电极上的电介质层；以及在所述电介质层上的第二电极。6.根据权利要求1所述的半导体存储器件，其中所述第二导电线包括多个第二导电线，以及其中所述多个第二导电线中的成对的第二导电线与所述半导体图案中的所述至少一个的相反侧相邻。7.根据权利要求1所述的半导体存储器件，其中所述多个层的所述半导体图案彼此垂直地重叠，以及其中所述第二导电线垂直地延伸，并且与所述多个层的所述半导体图案的侧壁相邻。8.一种半导体存储器件，包括：堆叠结构，包括垂直地堆叠在衬底上的多个层；以及第二导电线，穿透所述堆叠结构并且垂直地延伸，其中所述堆叠结构的所述多个层的每个包括：在第二方向上延伸的半导体图案，所述半导体图案包括第一杂质区域、第二杂质区域、以及在所述第一杂质区域与所述第二杂质区域之间的沟道区域；第一导电线，电连接到所述第一杂质区域，并且在交叉所述第二方向的第一方向上延伸；以及数据存储元件，电连接到所述第二杂质区域，以及其中所述第二导电线与所述半导体图案的所述沟道区域相邻。9.根据权利要求8所述的半导体存储器件，其中所述多个层的每个的所述半导体图案包括多个半导体图案，以及其中所述多个层的每个中的所述多个半导体图案沿所述第一方向布置。10.根据权利要求8所述的半导体存储器件，其中所述多个层的所述半导体图案彼此垂直地重叠，以及其中所述第...

【专利技术属性】
技术研发人员：李基硕，金俊秀，金熙中，金奉秀，山田悟，李圭弼，韩成熙，洪亨善，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR